[发明专利]半导体器件及其制造方法

说明书

技术领域

本发明涉及半导体技术，更具体地，涉及包含鳍片(Fin)的半导体器件及其制造方法。

背景技术

随着半导体技术的发展，希望在减小半导体器件的尺寸以提高集成度的同时减小功耗。为了抑制由于尺寸缩小而导致的短沟道效应，提出了在SOI晶片或块状半导体衬底上形成的FinFET。FinFET包括在半导体材料的鳍片的中间形成的沟道区，以及在鳍片两端形成的源/漏区。栅电极至少在沟道区的两个侧面包围沟道区(即双栅结构)，从而在沟道各侧上形成反型层。由于整个沟道区都能受到栅极的控制，因此能够起到抑制短沟道效应的作用。为了减小由于漏电导致的功耗，提出了在半导体衬底中形成的UTBB(ultra-thin buried oxide body)型FET。UTBB型FET包括位于半导体衬底中的超薄掩埋氧化物层、位于超薄氧化物埋层上方的前栅和源/漏区、以及位于超薄掩埋氧化物层下方的背栅。在工作中，通过向背栅施加偏置电压，可以在维持速度不变的情形下显著减小功耗。

尽管存在着各自的优点，但还没有提出一种将两种的优点结合在一起的半导体器件，这是因为在FinFET中形成背栅存在着许多困难。在基于块状半导体衬底的FinFET中，由于半导体鳍片与半导体衬底的接触面积很小，所形成的背栅将导致严重的自热效应。在基于SOI晶片的FinFET中，由于SOI晶片的价格昂贵而导致高成本的问题。而且，在SOI晶片形成背栅需要采用精确控制的离子注入，穿过顶部半导体层在掩埋绝缘层下方形成用于背栅的注入区，从而导致工艺上的困难使得成品率低，以及由于对沟道区的非有意掺杂而导致器件性能波动。

发明内容

本发明的目的是提供一种包括背栅隔离结构的半导体器件，以改善阈值电压的调节能力。

根据本发明的一方面，提供了一种半导体器件，包括：半导体衬底；半导体衬底中的背栅隔离结构；以及背栅隔离结构上的相邻的场效应晶体管，其中，所述相邻的场效应晶体管中的每一个包括位于背栅隔离结构上的夹层结构，该夹层结构包括背栅导体、位于背栅导体两侧的半导体鳍片、以及将背栅导体与半导体鳍片分别隔开的各自的背栅电介质，其中，背栅隔离结构作为所述相邻的场效应晶体管的背栅导体的导电路径的一部分，并且，在所述相邻的场效应晶体管的背栅导体之间形成PNP结或NPN结。

根据本发明的另一方面，提供了一种制造半导体器件的方法，包括：在半导体衬底中形成背栅隔离结构，使得半导体衬底位于背栅隔离结构上方的部分形成半导体层；以及

在背栅隔离结构上形成相邻的场效应晶体管，包括：在半导体层上形成多个掩模层；在所述多个掩模层中的最顶部的一个中形成开口；在开口内壁形成侧墙形式的另一个掩模层；采用所述另一个掩模层作为硬掩模，将开口穿过所述多个掩模层和所述半导体层延伸到背栅隔离结构；在开口内壁形成背栅电介质；在开口中形成背栅导体；在开口中形成包括所述另一个掩模层的绝缘帽盖，该绝缘帽盖覆盖背栅电介质和背栅导体；采用绝缘帽盖作为硬掩模，将半导体层图案化为半导体鳍片；其中，背栅导体、位于背栅导体两侧的由半导体层形成的半导体鳍片、以及将背栅导体与半导体鳍片分别隔开的各自的背栅电介质形成夹层结构，其中绝缘帽盖将背栅导体与前栅导体隔开，其中，背栅隔离结构作为所述相邻的场效应晶体管的背栅导体的导电路径的一部分，并且，在所述相邻的场效应晶体管的背栅导体之间形成PNP结或NPN结。

本发明的半导体器件包括与两个半导体鳍片的各自一个侧面相邻的背栅导体。由于背栅导体未形成在半导体鳍片下方，因此可以根据需要独立地确定该背栅导体与作为导电路径的一部分的阱区之间的接触面积，以避免背栅导体产生的自热效应。并且，由于在形成背栅导体时不需要执行穿过半导体鳍片的离子注入，因此可以避免对沟道区的非有意掺杂而导致器件性能波动。

该半导体器件结合了FinFET和UTBB型FET的优点，一方面可以利用背栅导体控制或动态调整半导体器件的阈值电压，在维持速度不变的情形下显著减小功耗，另一方面可以利用Fin抑制短沟道效应，在缩小半导体器件时维持半导体器件的性能。因此，该半导体器件可以在减小半导体器件的尺寸以提高集成度的同时减小功耗。并且，并且该半导体器件的制造方法与现有的半导体工艺兼容，因而制造成本低。相邻的场效应晶体管的背栅之间形成PNP结或NPN结，从而使得相邻场效应晶体管的背栅隔开，并且可以相互独立地调节场效应晶体管的阈值电压。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：