[发明专利]具有可编程M和B参数的基准生成器及其使用方法

说明书

技术领域

本发明涉及基准生成器系统，更具体地说，涉及具有可编程m和b参数的基准生成器及其使用方法。

背景技术

在读出动态随机存取存储器（DRAM）存储单元时，必须在为“1”和“0”数据类型的读出电平之间生成基准电压以供差分读出。更具体地说，可以设置基准电压VREF的电平以便在“1”和“0”数据类型之间平衡信号裕度。例如，如果混合“0”和“1”电平并使用一半电平（half-level）来读出DRAM数据类型，则可以使用基准单元。然而，此方案可能缺少有效、可预测的信号裕度测试。此外，由于“1”数据类型可能需要用于保持的额外漏电裕度，因此用于读出DRAM数据类型的一半电平可能不是最佳的。

在另一个实例中，可以使用线性分压器生成等于位线电源的一部分（fraction）的VREF电平，并且可以使用该部分VREF电平对基准单元电容器预先充电。在DRAM的读取操作期间，通过基准单元存取晶体管将VREF电平耦合到基准位线。在嵌入式DRAM（eDRAM）设计中，VREF电平可以随着例如1至1.8伏特（V）的电源电压而缩放。

然而，绝缘硅（SOI）eDRAM可被设计为具有浮体单元器件，其在高电源电压时易受增大的次临界漏电的影响，这是由于浮体单元器件的充电所致。更具体地说，这种增大的次临界漏电可能由于浮体单元器件中的漏极和主体端之间以及源极和主体端之间的结点漏电效应所致。例如，当位线为高（例如，包括向另一个地址的写回）时，结点漏电可能在浮体单元器件中产生主体电压。这会降低浮体单元器件的阈值电压，并增大浮体单元器件中的漏电。

此外，当结点漏电和次临界漏电随着较高的电源电压而增加时，基准电压和“0”数据类型的电压之间的裕度可能降低。“1”数据类型的电压电平由单元字线电平限制，因此尽管较高的电源电压增加“0”裕度，但较高的电源电压不会增加基准电压和“1”数据类型的电压之间的裕度。此外，当电源电压增加时，与电源电压成比例地缩放基准电压可能降低“1”裕度，即使所述缩放可能改进“0”裕度。

相应地，本领域需要克服上述缺点和限制。

发明内容

在本发明的第一方面，提供了一种电路，所述电路包括第一生成器，其可操作以生成包括电源电压的一部分的第一电压。所述电路还包括第二生成器，其可操作以生成第二电压。所述电路还包括混合器和缓冲器电路，其可操作以输出包括所述第一和第二电压之和的基准电压。

在本发明的另一方面，提供了一种包括动态随机存取存储器（DRAM）的电路，所述电路包括基准生成器，其可操作以生成基准电压，所述基准电压包括加到直流（DC）电压上的电源电压的一部分，所述基准电压被置于所述DRAM的1和0数据类型的信号电压的中央。所述电路还包括读出放大器，其可操作以根据所述基准电压和相应信号电压之间的差读出所述1和0数据类型。

在本发明的又一方面，提供了一种有形地包含在机器可读存储器中以便设计、制造或测试集成电路的设计结构，所述设计结构包括第一生成器，其可操作以生成包括电源电压的一部分的第一电压。所述设计结构还包括第二生成器，其可操作以生成第二电压。所述设计结构还包括混合器和缓冲器电路，其可操作以输出包括所述第一和第二电压之和的基准电压。

在本发明的又一方面，提供了一种优化半导体器件收率和性能的方法，所述方法包括定义半导体器件中的1和0数据类型的信号电压。所述方法还包括针对要由所述半导体器件使用的基准电压内插最佳拟合线，所述基准电压包括加到直流（DC）电压上的电源电压的一部分，以及所述最佳拟合线被置于所述信号电压的中央并包括斜率和截距。

在本发明的又一方面，提供了一种在计算机辅助设计系统中用于生成具有可编程m和b参数的基准生成器的功能设计模型的方法，所述方法包括生成第一生成器的功能表示，所述第一生成器可操作以生成包括电源电压的一部分的第一电压。所述方法还包括生成第二生成器的功能表示，所述第二生成器可操作以生成第二电压。所述方法还包括生成混合器和缓冲器电路的功能表示，所述混合器和缓冲器电路可操作以输出包括所述第一和第二电压之和的基准电压，所述基准电压被置于动态随机存取存储器（DRAM）的1和0数据类型的信号电压的中央。所述方法还包括生成读出放大器的功能表示，所述读出放大器可操作以根据所述基准电压和相应信号电压之间的差读出所述1和0数据类型。