[发明专利]基于FPGA的SATA数据不对称加密硬件实现系统

权利要求书

1.基于FPGA的SATA数据不对称加密硬件实现系统，其特征在于：所述系统包括SATA_A模块、SATA_B模块和asymmetric_encryption_top模块；其中

所述asymmetric_encryption_top模块为不对称加密顶层模块，连接主机端和设备端，实现主机端和设备端数据的传输和控制信号的传输，实现外部SATA接口的用户和磁盘数据的交互；

所述SATA_A模块为主机端访问不对称加密逻辑的硬件接口；

所述SATA_B模块为不对称加密逻辑访问设备磁盘的硬件接口；

所述asymmetric_encryption_top模块包括两个数据逻辑模块host_top模块和device_top模块；其中

所述host_top模块为不对称加密FPGA硬件逻辑实现的访问设备磁盘端数据的接口模块，通过SATA_B模块来访问设备磁盘；

所述device_top模块为不对称加密FPGA硬件逻辑实现的提供主机用户端访问磁盘数据的接口模块，通过SATA_A模块来提供用户访问的硬件接口。

2.根据权利要求1所述的基于FPGA的SATA数据不对称加密硬件实现系统，其特征在于：

所述host_top模块包括sata高速串行收发器的时钟a模块，sata高速串行收发器a模块和sata链路层a模块；其中

所述sata高速串行收发器的时钟a模块是主机端SATA接口FPGA硬件逻辑的时钟转换模块，为主机端提供硬件逻辑所需的时钟信号；

所述sata高速串行收发器a模块是主机端SATA物理层数据接收和发送模块，用于主机端的并行数据到SATA_B接口串行数据和SATA_B接口串行数据到主机端的并行数据的转换，对主机端并行数据进行编码解码操作，保证数据传输的稳定性；

所述sata链路层a模块用于实现不对称加密逻辑数据的发送和接收是基于SATA协议的数据链路层传输模块；

所述device_top模块包括sata高速串行收发器的时钟b模块，sata高速串行收发器b模块和sata链路层b模块；其中

所述sata高速串行收发器的时钟b模块是设备端SATA接口FPGA硬件逻辑的时钟转换模块，提供设备端硬件逻辑所需的时钟信号；

所述sata高速串行收发器b模块是设备端SATA物理层数据接收和发送模块，用于对设备端的并行数据到SATA_A接口串行数据和SATA_A接口串行数据到设备端的并行数  据的转换，对设备端并行数据进行编码解码操作，保证数据传输的稳定；

所述sata链路层b模块是设备端SATA链路层数据接口模块，用于SATA数据的不对称加密和解密操作，以及保证数据在SATA协议链路层稳定的传输。

3.根据权利要求2所述的基于FPGA的SATA数据不对称加密硬件实现系统，其特征在于：

所述sata链路层a模块包括link状态机a模块，发送数据加扰a模块，接收数据解扰a模块和fifo_a模块；其中

所述link状态机a模块为主机端模块SATA协议的链路层状态机实现模块，用于实现SATA协议的链路层的状态机硬件逻辑功能，数据在链路层的传输及加密解密的控制；

所述发送数据加扰a模块为主机端模块SATA协议链路层发送不对称加密数据模块，用于对链路层发送数据的加扰和CRC校验以及不对称加密算法实现；

所述接收数据解扰a模块为主机端模块SATA协议链路层接收不对称加密数据模块，用于对链路层接收数据的解扰扰和CRC校验以及不对称解密算法实现；

所述fifo_a模块为主机端模块SATA协议链路层发送接收数据的缓存模块，用于对在链路层传输的数据进行缓存，保证数据传输的稳定；

所述sata链路层b模块包括link状态机b模块，发送数据加扰b模块，接收数据解扰b模块和fifo_b模块；其中

所述link状态机b模块为设备端模块SATA协议的链路层状态机实现模块，用于SATA协议的链路层的状态机硬件逻辑功能，数据在链路层的传输及加密解密的控制；

所述发送数据加扰b模块为设备端模块SATA协议链路层发送不对称加密数据模块，用于对链路层发送数据的加扰和CRC校验以及不对称加密算法实现；

所述接收数据解扰b模块是设备端模块SATA协议链路层接收不对称加密数据模块，用于对链路层接收数据的解扰扰和CRC校验以及不对称解密算法实现；

所述fifo_b模块为设备端模块SATA协议链路层发送接收数据的缓存模块，用于对在链路层传输的数据进行缓存，可以保证数据传输的稳定。