[发明专利]面向高速缓冲存储器的可综合伪随机验证方法及装置

权利要求书

1.一种面向高速缓冲存储器的可综合伪随机验证方法，其特征在于实施步骤如下：

1)预先建立与高速缓冲存储器进行同步写操作的数据镜像模块，对所述数据镜像模块进行初始化，然后跳转执行下一步；

2)生成伪随机数，从伪随机数中取出相应的位域，构造对高速缓冲存储器进行读操作或者写操作的访存控制数据信号，如果所述访存控制数据信号是写操作，则直接将访存控制数据信号发送到高速缓冲存储器，并更新数据镜像模块；如果所述访存控制数据信号是读操作，则产生读识别号，并将访存地址信号和读识别号存入读识别号列表，然后将访存控制数据信号和读识别号发送到高速缓冲存储器，同时启动该读识别号的超时计数器，直到携带该读识别号的读数据返回或者超时计数器溢出，如果超时计数器溢出，则报告超时错误；当收到高速缓冲存储器返回的读数据及其读识别号时，将读识别号的超时计数器清0，从读识别号列表中匹配出访存地址，从数据镜像模块的相同访存地址读取相应的数据，将两份读数据进行比较，从而判断高速缓冲存储器的读数据是否出错，同时根据返回的读识别号是否在读识别号列表中判断是否发生读识别号错，根据返回的读数据进行ECC校验判断是否发生ECC校验错。

2.根据权利要求1所述的面向高速缓冲存储器的可综合伪随机验证方法，其特征在于，所述步骤2)中生成伪随机数的详细步骤如下：

2.1)输入时钟信号、复位信号、使能信号、种子信号，在每个时钟周期的上升沿，跳转执行下一步；

2.2)判断复位信号是否有效，当复位信号有效时，将64位的种子信号作为生成的伪随机数输出；否则等待使能信号变为有效，当使能信号有效时跳转执行下一步；

2.3)将前一个时钟周期输出的伪随机数的第63位和第64位进行异或操作，产生新伪随机数的第64位，将前一个时钟周期输出的伪随机数的第61位和第64位进行异或操作，产生新伪随机数的第62位，将前一个时钟周期输出的伪随机数的第60位和第64位进行异或操作，产生新伪随机数的第61位，除上述三位之外，新伪随机数的其它每一位都是通过前一个时钟周期输出的伪随机数的上一位通过循环移位得到，最终将新伪随机数作为生成的伪随机数输出。

3.根据权利要求2所述的面向高速缓冲存储器的可综合伪随机验证方法，其特征在于，所述步骤2)中从伪随机数中取出相应的位域，构造访存控制数据信号的详细步骤如下：从伪随机数中取出最低n位作为写数据信号；从伪随机数中取出相邻所述最低n位的次低m位作为访存地址信号，其中m满足是向上取整操作符，表示取大于log₂d的最小整数，d为数据镜像模块的深度；从伪随机数中取出最高位作为进行读操作或者写操作的操作类型信号；如果所述操作类型信号为读操作，则将访存地址信号和操作类型信号作为发往高速缓冲存储器的访存控制数据信号；如果所述操作类型信号为写操作，则将写数据信号、访存地址信号和操作类型信号作为发往高速缓冲存储器的访存控制数据信号。

4.根据权利要求1或2或3所述的面向高速缓冲存储器的可综合伪随机验证方法，其特征在于：所述步骤1)和步骤2)均基于FPGA硬件仿真实现。

5.一种面向高速缓冲存储器的可综合伪随机验证装置，其特征在于包括：

数据镜像模块，用于与高速缓冲存储器进行同步写操作；

伪随机数产生器，用于生成伪随机数；

约束指导测试激励生成模块，用于数据镜像模块进行初始化，从伪随机数中取出相应的位域构造访存控制数据信号，如果访存控制数据信号是写操作，则直接将访存控制数据信号发送到高速缓冲存储器并更新数据镜像模块；如果访存控制数据信号是读操作，则产生读识别号，并将访存地址信号和读识别号存入读识别号列表，然后将访存控制数据信号和读识别号发送到高速缓冲存储器，同时启动该读识别号的超时计数器，直到携带该读识别号的读数据返回或者超时计数器溢出，如果超时计数器溢出则报告超时错误；

错误自动检查模块，用于当收到高速缓冲存储器返回的读数据及其读识别号时，将读识别号的超时计数器清0，从读识别号列表中匹配出访存地址，从数据镜像模块的相同访存地址读取相应的数据，将两份读数据进行比较从而判断高速缓冲存储器返回的读数据是否出错，同时根据返回的读识别号是否在读识别号列表中判断是否发生读识别号错、根据返回的读数据进行ECC校验判断是否发生ECC校验错。