[发明专利]一种小数分频锁相环电路及分频比控制方法

说明书

技术领域

本发明涉及电子技术领域，特别涉及一种小数分频锁相环电路，还涉及一种分频比控制方法。

背景技术

随着电子技术的发展，扫频信号源已经广泛应用于无线电、电视、雷达、通信及电子线路和网络幅频特性和相频特性测试中，为分析和改善电路性能提供了便利的手段。现有的扫频源，有的采用开环扫描的方式，这种方式简单，扫描速度不受锁相的影响，扫描速度快，但是由于采用的是开环方式，频率发生漂移，频率不准确；有的采用DDS（Direct Digital Synthesizer，直接数字式频率合成器）方式，扫频速度较快，但频率范围有限；有的采用锁相的方式，全频段扫频时锁相，这种方式信号质量高，但由于全程锁相，因此扫描速度受锁相速度影响，目前高端信号源一般采用此方式，因此减少扫频时锁相时间是一项非常关键的技术。目前高端扫频信号源在斜坡扫频时使用了小数分频锁相环单环锁相，减少小数环锁相时间就提高了扫频的速度。

目前在扫频时，首先计算出每个频率点的小数分频比，扫频过程中每个频率点重新置送小数分频比使小数分频锁相环锁相。小数分频锁相环锁相过程主要分为2部分，一部分为置送小数分频比，另一部分为频率牵引锁相。

送小数分频比时，先把小数分频选通线拉低，然后由送数端口串行输入小数分频比，小数分频比总共有59位，第一位是符号位，接下来10位是整数位，然后是48的小数位，这59位数据放在qh[58..0]寄存器中，小数分频比送数完毕时，把小数分频选通线拉高，小数分频开始工作。假定系统采用SPI总线送数，送数时钟为2MHz左右，则59位小数分频比的置数时间约为30μs。因此斜坡扫描时，假定扫频点数为1601点，则置送小数分频比的时间消耗为30μs*1601≈48ms，加上锁相的时间，因此扫频时间大于48ms。

随着电子技术的发展，对信号源的扫速要求越来越高，很多应用要求1601点扫描时间为10ms甚至更短时间。因此在扫频时每个频点都需重新置送小数分频比的方式已经不能满足更快的扫描速度的要求。

发明内容

本发明提供了一种小数分频锁相环电路及分频比控制方法，以解决高速扫频时小数分频锁相时间不能满足需求的问题。

本发明的技术方案是这样实现的：

一种小数分频锁相环电路，包括：参考时钟、鉴相器、环路积分器、压控振荡器、前置分频器和Σ‐Δ小数分频器；压控振荡器的输出信号，一路直接输出，另一路先除4或除8，由前置分频器和Σ‐Δ小数分频器实现分频，鉴相器对分频后的信号与参考时钟输出的参考信号进行鉴相，环路积分器对鉴相器输出的鉴相误差信号进行积分滤波，生成压控振荡器调谐误差控制信号，控制压控振荡器的输出信号并使其锁定在参考时钟频率上。

可选地，所述Σ‐Δ小数分频器为FPGA电路。

可选地，所述Σ‐Δ小数分频器包括：送数端，接收小数分频比信号；工作时钟，接收所述参考时钟输出的参考信号；输入端，接收所述前置分频器的输出信号；输出端，发送分频后的输出信号到所述鉴相器。

可选地，所述压控振荡器输出信号频率为小数分频比乘以参考时钟再乘以4或8。

可选地，所述小数分频比共有118位。

本发明还提供一种基于上述的小数分频锁相环电路的分频比控制方法，包括以下步骤：步骤1，将压控振荡器的输出信号，一路直接输出，另一路除4或除8，然后由变模前置分频器和Σ‐Δ小数分频器实现分频；步骤2，通过鉴相器将分频后的信号与参考时钟输出的参考信号进行鉴相，输出鉴相误差信号；步骤3，通过环路积分器对鉴相误差信号进行积分滤波，生成压控振荡器调谐误差控制信号，控制压控振荡器的输出信号并使其锁定在参考信号频率上。

可选地，点频工作时，串行输入小数分频比，存放在寄存器的相应位置中，扫描步进为0；小数分频比送数完毕时，小数分频器开始工作。

可选地，当准备扫频工作时，根据设定的扫频起始频率、终止频率和扫描时间等参数计算出起始频率时的小数分频比和扫频时的分频比步进，将此时的小数分频比和分频比步进送入到寄存器。

可选地，当扫频开始时，小数分频锁相环首先锁定在起始频率上，然后小数分频比按照计算好的步进在参考时钟的作用下累加一次，锁相环锁相在该小数分频比对应的频率点上；然后小数分频比再累加一次，锁相环又在该小数分频比对应的频率点上锁相，依此规律，进行全频段锁相扫描。

本发明的有益效果是：

（1）实现小数分频锁相环的快速精确锁相，以满足高速宽带扫频时小数分频锁相环在每个频率点都能锁相的要求；