[发明专利]延迟控制电路和包括延迟控制电路的时钟发生电路

说明书

本发明公开了一种时钟发生电路，包括：延迟线，所述延迟线将输入时钟延迟并且产生延迟时钟；延迟建模单元，所述延迟建模单元将延迟时钟延迟建模的延迟值并且产生反馈时钟；相位检测单元，所述相位检测单元比较输入时钟的相位与反馈时钟的相位，并且产生相位检测信号；滤波器单元，所述滤波器单元接收相位检测信号并且产生相位信息，当相位检测信号被产生具有第一电平的次数与相位检测信号被产生具有第二电平的次数之间的差值大于或等于阈值时，产生更新信号，而当差值小于阈值时，在经过预定时间之后产生更新信号；以及延迟线控制单元，所述延迟线控制单元响应于更新信号和相位信息来设定延迟线的延迟值。

相关申请的交叉引用

本申请要求2012年6月20日向韩国知识产权局提交的韩国专利申请No.10-2012-0066240的优先权，其全部内容通过引用合并于此。

技术领域

本发明总体而言涉及一种半导体装置，更具体而言涉及一种延迟控制电路和包括延迟控制电路的时钟发生电路。

背景技术

一般而言，利用存储器的半导体装置与时钟同步执行操作。在同步型半导体装置中，输入数据和输出数据应与外部时钟精确地同步。半导体装置接收外部时钟，将外部时钟转换为内部时钟，并且使用转换的内部时钟。然而，当内部时钟经由时钟缓冲器和传输线传输时，内部时钟与外部时钟之间产生相位差。为了补偿相位差，半导体装置一般会利用锁相环（phase-locked loop）或延迟锁定环（delay-locked loop）。

延迟锁定环通过补偿内部时钟与外部时钟之间产生的相位差可能会增加有效数据输出时段。延迟锁定环通过将内部时钟的相位移动至领先外部时钟的相位预定的时间，使得输出数据可以与外部时钟同步输出。

图1是示意性示出现有的延迟锁定环10的配置的框图。在图1中，延迟锁定环10包括延迟线11、延迟建模单元12、相位检测单元13以及延迟线控制单元14。延迟线11接收输入时钟CLKI，将输入时钟CLKI延迟由延迟线控制单元14设定的值，并且产生延迟时钟CLKD。延迟建模单元12将延迟时钟CLKD延迟建模的延迟值，并且产生反馈时钟CLKF。相位检测单元13比较输入时钟CLKI的相位与反馈时钟CLKF的相位并且产生相位检测信号PDOUT。延迟线控制单元14接收相位检测信号PDOUT并且产生延迟控制信号UP/DN，所述延迟控制信号UP/DN可以重新设定延迟线11的延迟值。

发明内容

本文描述一种时钟发生电路，所述时钟发生电路用于在因输入时钟的抖动或功率噪声而不能准确检测时钟的相位时，防止发生阻塞现象（stuck phenomenon）。

此外，本文描述一种能够执行准确的延迟锁定操作的时钟发生电路。

在本发明的一个实施例中，一种时钟发生电路包括：延迟线，所述延迟线被配置成将输入时钟延迟并且产生延迟时钟；延迟建模单元，所述延迟建模单元被配置成将延迟时钟延迟建模的延迟值，并且产生反馈时钟；相位检测单元，所述相位检测单元被配置成比较输入时钟的相位与反馈时钟的相位，并且产生相位检测信号；滤波器单元，所述滤波器单元被配置成接收相位检测信号并且产生相位信息，当相位检测信号被产生具有第一电平的次数与相位检测信号被产生具有第二电平的次数之间的差值大于或等于阈值时产生更新信号，而当差值小于阈值时，在经过预定时间之后产生更新信号；以及延迟线控制单元，所述延迟线控制单元被配置成响应于更新信号和相位信息来设定延迟线的延迟值。