[发明专利]鳍式场效应晶体管的形成方法

说明书

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种鳍式场效应晶体管的形成方法。

背景技术

为了跟上摩尔定律的脚步，人们不得不逐渐缩小金属氧化物半导体场效应晶体管(metal oxide semiconductor field effect transistor，简称为MOSFET)的特征尺寸。这样做可以带来增加芯片密度，提高MOSFET的开关速度等好处。但随着晶体管沟道长度的缩短，漏极与源极的距离也随之缩短，这样一来栅极对沟道的控制能力变差，栅极电压夹断(pinch off)沟道的难度也越来越大，如此便使亚阀值漏电(Subthreshold leakage)现象，即所谓的短沟道效应(short-channel effects，简称为SCE)更容易发生。

由于这样的原因，平面CMOS晶体管渐渐向三维(3D)鳍式场效应晶体管(Fin Field Effect Transistor，简称为FinFET)器件结构过渡。在FinFET中，直立在绝缘体上硅(SOI)上的鳍形沟道取代了传统CMOS晶体管中的平面沟道，栅极形成在鳍形沟道上并环绕鳍形沟道，能够提供更为高效的静电控制能力，进而很好的抑制短沟道效应。而且，相对其它器件，三维鳍式场效应晶体管具有更好的集成电路生产技术的兼容性。

现有工艺在形成三维鳍式场效应晶体管时，主要包括如下步骤：提供半导体衬底，并在所述半导体衬底上形成鳍部；形成覆盖鳍部顶部和侧壁以及鳍部两侧半导体衬底表面的氧化层；在鳍部顶部和侧壁上的氧化层上形成横跨鳍部顶部和侧壁的伪栅极；在所述伪栅极的侧壁上形成侧墙；在侧墙两侧的鳍部进行离子掺杂，形成鳍式场效应晶体管的源极和漏极；在半导体衬底上以及侧墙两侧的鳍部上形成层间介质层，所述层间介质层的上表面与所述伪栅极的上表面齐平；去除所述伪栅极，形成凹槽；在所述凹槽内形成金属栅极。

然而，随着鳍式场效应晶体管尺寸的不断减小，对鳍式场效应晶体管阈值电压的控制变得愈发困难，尤其是掺杂物质的扰动使上述问题更为突出。因此，在鳍式场效应晶体管尺寸不断减小的情况下，如何制作阈值电压可控制的鳍式场效应晶体管成为本领域技术人员亟待解决的问题之一。

更多三维鳍式场效应晶体管的技术请参考公开号为US6800885B1的美国专利申请。

发明内容

本发明解决的问题是提供一种鳍式场效应晶体管的形成方法，使所形成鳍式场效应晶体管的阈值电压能够控制，提高所形成鳍式场效应晶体管的电学性能。

为解决上述问题，本发明提供了一种鳍式场效应晶体管的形成方法，包括：

提供半导体衬底，所述半导体衬底上形成有鳍部以及横跨鳍部顶部和侧壁的伪栅极；

在所述伪栅极两侧的鳍部和半导体衬底上形成层间介质层，所述层间介质层的上表面与所述伪栅极的上表面齐平；

刻蚀所述伪栅极，至鳍部顶部上剩余部分厚度的伪栅极，形成第一凹槽；

在所述第一凹槽的侧壁上形成第一侧墙；

以第一侧墙为掩模，通过各向异性刻蚀工艺继续刻蚀所述伪栅极，至暴露出半导体衬底，形成第二凹槽；

对剩余的伪栅极进行氧化处理，形成第二侧墙；

在包括第二侧墙的第二凹槽内形成金属栅极。

可选的，在所述第一凹槽的侧壁上形成第一侧墙之后，还包括：去除第一凹槽与鳍部延伸方向垂直的一个侧壁上部分或者全部厚度的第一侧墙。

与现有技术相比，本发明技术方案具有以下优点：

在半导体衬底上形成鳍部以及横跨鳍部顶部和侧壁的伪栅极之后，形成覆盖鳍部和半导体衬底的层间介质层，并刻蚀伪栅极至鳍部顶部剩余部分厚度的伪栅极，形成第一凹槽；接着，在第一凹槽的侧壁上形成第一侧墙，并以第一侧墙为掩模，通过各向异性干法刻蚀工艺继续刻蚀伪栅极，至暴露出半导体衬底，形成第二凹槽；然后，对剩余的伪栅极进行氧化处理，形成第二侧墙，在包括第二侧墙的第二凹槽内形成金属栅极。后续在对金属栅极两侧的鳍部进行离子注入，形成源极和漏极时，由于未对位于第一侧墙下方的鳍部进行离子注入，源极和漏极与鳍式场效应晶体管的沟道区域之间存在未进行掺杂的空隙区，该空隙区等效于一个电阻，可通过调节空隙区的长度调节电阻的大小，进而调节源极和漏极与金属栅极之间的导通电阻，达到调节所形成鳍式场效应晶体管的阈值电压的目的。

进一步的，在形成第一侧墙之后，还可去除第一凹槽与鳍部延伸方向垂直的一个侧壁上部分或者全部厚度的第一侧墙，使后续形成于金属栅极两侧的空隙区不对称，使所形成鳍式场效应晶体管的阈值电压的可调节范围更大。

附图说明