[发明专利]半导体元件及其制造方法与操作方法

说明书

技术领域

本发明是有关于一种半导体元件及其制造方法与操作方法，且特别是有关于一种用于静电放电(electrostatic discharge，ESD)保护的半导体元件及其制造方法与操作方法。

背景技术

由于延伸漏极金属氧化物半导体场效晶体管(extended drain MOSFET，EDMOSFET)、侧向扩散金属氧化物半导体场效晶体管(lateraldouble-diffused MOSFET，LDMOSFET)及降低表面场(reduced surface field，RESURF)技术与既有的互补金属氧化物半导体(CMOS)工艺兼容，因此是常用来制作输出驱动器(output driver)的高压元件。典型的高电压装置的静电放电(ESD)的效能，常取决于对应的装置所有的宽度和表面或侧面规则。

高电压装置典型的特性为其具有一低导通电阻(on-state resistance，Rdson)、一高崩溃电压(breakdown voltage)、以及一低维持电压(holdingvoltage)。在静电放电的事件发生期间，低导通电阻可以使静电放电的电流更集中于装置的表面上或者装置的漏极区域的边缘上。高电流及强电场的作用，会造成此装置的表面结的物理性破坏。由于必需满足低导通电阻此一典型条件，表面或侧面规则可能无法再增加。因此，静电放电的防护将是一大挑战。

一般而言，高电压装置的高崩溃电压的特性，表示其崩溃电压系高于操作电压，并且触发电压Vt1(trigger voltage，Vt1)系高于崩溃电压。因此，在静电放电期间，高电压装置开启静电放电防护之前，高电压装置的内部电路可能处于受到损害的危险。高电压装置的低维持电压的特性，使得开机峰值电压(power-on peak voltage)或突波电压(surge voltage)造成噪声，也使高电压装置在正常操作的情况下，可能因为噪声而被触发，造成闩锁效应(latch-up)。由于电场的分布对于电路布线(routing)是敏感的，使得高电压装置可能经历场板效应(field plate effect)，所以静电放电的事件期间，静电放电的电流有集中在装置的表面上或漏极区域的边缘上的可能。

改善高电压装置的静电放电的效能的技术手段，包括增加掩模的使用或增加其他步骤，以在双载子结晶体管(Bipolar Junction Transistor，BJT)元件中，创造一个较大尺寸的二极管，以及/或者在金属氧化物半导体晶体管(MOS transistors)中，增加其表面或侧面规则。

因此，对提供静电放电防护的结构加以改良是一个值得发展的课题。

发明内容

本发明是有关于一种半导体元件及其制造方法与操作方法。半导体元件中，通过设置一二极管(diode)，搭配既有的金属氧化物半导体(MOS)，而能够提供良好的静电放电(ESD)防护效果。

根据本发明的一实施例，是提出一种半导体元件。半导体元件包括一衬底、一第一阱(well)、一第一重掺杂区(heavily doping region)、至少一第二重掺杂区、一栅极层、一第三重掺杂区以及一第四重掺杂区。第一阱设置于衬底上，第一重掺杂区设置于第一阱内，第二重掺杂区设置于第一重掺杂区内，栅极层设置于第一阱上，第三重掺杂区设置于衬底上，第四重掺杂区设置于第一阱内。第一重掺杂区、第三重掺杂区及第四重掺杂区具有一第一掺杂型态且彼此分隔开，第一阱及第二重掺杂区有一第二掺杂型态，第一掺杂型态互补于第二掺杂型态。

根据本发明的另一实施例，是提出一种半导体元件的制造方法。半导体元件的制造方法包括以下步骤。提供一衬底；形成一第一阱于衬底上；形成一第一重掺杂区于第一阱内；形成至少一第二重掺杂区于第一重掺杂区内；形成一栅极层于第一阱上；形成一第三重掺杂区于衬底上；以及形成一第四重掺杂区于第一阱内；其中第一重掺杂区、第三重掺杂区及第四重掺杂区具有一第一掺杂型态且彼此分隔开，第一阱及第二重掺杂区有一第二掺杂型态，第一掺杂型态互补于第二掺杂型态。