[发明专利]制造具有钌衬里铜的集成电路的方法

说明书

技术领域

本发明一般涉及制造集成电路的方法，尤其涉及制造具有钌衬里铜(ruthenium-lined copper)互连结构的集成电路的方法。

背景技术

形成导电金属互连结构以电性连接集成电路的源/漏极区以及导电特征。为形成该互连结构，通常图案化并蚀刻介电材料层，以在其中形成沟槽(trench)，沉积衬里/阻挡层，通常为多层组合，例如钛（Ti）、钽（Ta）、钌（Ru）、氮化钛（TiN）、氮化钽（TaN）、氮化钨（WN）和/或钴（Co），作为该沟槽的侧表面及底部的衬里，以及沉积导电材料，例如钨（W）或铜（Cu），以填充该沟槽。该衬里/阻挡层用于防止导电材料向该介电材料层内扩散，并提升该导电材料与沟槽壁的黏着力。

不过，钌衬里与铜一起使用可能会形成原电池(galvanic cell)，导致铜腐蚀并产生活性铜离子。该些铜离子可越过该衬里的上表面迁移至介电材料，从而导致时间相依介电崩溃（time dependent dielectric breakdown；TDDB）。因此，需要改进制造具有钌衬里铜互连结构的集成电路的方法。具体而言，期望此类改进方法以防止形成原电池，防止铜腐蚀以及防止铜离子迁移进入介电材料。

因此，本发明提供制造具有钌衬里铜互连结构的集成电路的方法。另外，本发明所提供的制造集成电路的方法避免铜腐蚀以及介电材料被铜污染。而且，在结合附图及前述技术领域以及背景技术阅读后面的详细说明及所附权利要求之后，其它特征及特性将变得更加清楚。

发明内容

本发明提供制造集成电路的方法。依据一实施例，制造集成电路的方法包括沉积介电层，该介电层定义一平面。在该方法中，蚀刻该介电层以形成沟槽。接着，在该介电层上方沉积含钌衬里层。使用含铜金属填充所述沟槽。该方法包括凹入(recess)各沟槽中的该含铜金属，以在该含铜金属与该平面之间形成空隙(space)。使用覆盖层填充该空隙。然后，平坦化该些层到至少该平面。

在另一实施例中，制造集成电路的方法包括提供半成品的(partially fabricated)集成电路，该半成品的集成电路包括介电层，其中形成具有开口的沟槽，位在该介电层上方的含钌衬里层以及位在所述沟槽中的含铜金属。该方法包括使用覆盖层覆盖该含铜金属。另外，该方法包括平坦化该半成品的集成电路，以移除沟槽之间的该含钌衬里层、沟槽之间的该介电层的部分，以及该覆盖层的部分。

依据另一实施例，在制造集成电路的方法中，形成金属互连结构，该金属互连结构包括铜，其由钌衬里限制并位在介电层中。在该铜上方沉积覆盖层以包覆该铜。该方法进一步包括平坦化该覆盖层的部分、该介电材料的部分，以及与该金属互连结构不相邻的该钌衬里的部分。

附图说明

以下结合附图说明制造具有钌衬里铜互连结构的集成电路的方法的实施例，该些附图中类似的附图标记代表类似的组件，且其中：

图1至图7为依据不同实施例以剖面显示集成电路的部分以及制造集成电路的方法步骤。

具体实施方式

下面的详细说明仅为示例性质，而非意图限制这里所请求保护的制造集成电路的方法。而且，本发明并不受限于前述技术领域、背景技术或发明内容，或下面的详细说明中提出的任何明示或暗示的理论。

依据这里的不同实施例，本发明提供制造具有钌衬里铜互连结构的集成电路的方法。这里所述的方法避免或减轻在使用具有钌衬里的铜互连结构时传统工艺所存在的问题。具体而言，人们已发现传统工艺导致铜与钌之间形成原电池。在同时平坦化铜、钌以及介电材料的任意平坦化步骤期间，活性铜离子可迁移至该介电材料，从而导致铜腐蚀以及TDDB恶化。

为避免该铜腐蚀以及TDDB恶化，本发明的方法防止铜暴露于介电材料。而且，本发明的方法防止钌平坦化期间的任意铜-钌交互作用(interaction)。具体而言，本发明的方法凹入钌衬里沟槽中的铜，且使用例如钴、锰、钴-钨-磷、钽、钛、钽-钛或介电材料覆盖或包覆该铜。接着，可平坦化钌。在钌平坦化期间，平坦化该覆盖材料的部分。铜仍被包覆在该覆盖材料下方，且未与钌一起平坦化。因此，阻止铜离子迁移以及由其导致的TDDB。这里所述方法步骤之前及后续的处理可依据理想的集成电路结构和/或流程而变化。