[发明专利]一种低成本的单精度初等函数运算加速器

说明书

技术领域

本发明涉及一种运算加速器，尤其是一种可以完成多种初等函数运算的加速器，满足单精度浮点数据的精度要求。

背景技术

随着移动设备的迅猛发展，对于移动设备的计算能力也提出了越来越高的要求。而初等函数运算现如今广泛的应用于科学计算，数字信号处理，多媒体图像等领域当中。对于移动设备而言，在满足速度要求的前提下，更注重对于成本的控制。

通过硬件实现初等函数的方法主要包括循环迭代法、泰勒级数展开法、分段逼近法等。对于中等程度的精度要求来讲（例如单精度），分段二次逼近法是目前最为有效的方法，且同一种结构能够实现绝大多数的初等函数运算。所谓分段二次逼近法，顾名思义，就是将初等函数曲线在计算范围内等分成n段，每一段都用一个近似的二次多项式曲线进行拟合，在该段中原函数的值就用二次多项式的值代替，使得计算结果逼近真实值。而分段二次逼近法的硬件实现方式，主要由两部分组成。第一部分是通过输入的地址找到查找表中对应分段的二次多项的各次项系数。第二部分则是通过运算模块完成二次多项式的运算，得到最后逼近的结果，一般的设计会用到平方运算器，乘法运算器和加法器，因此具备较大的硬件开销。

发明内容

由于硬件设计对于面积的要求十分苛刻，本发明提出了一种低成本的单精度初等函数运算加速器，利用结构上的复用，有效减少用于计算的硬件面积。

本发明解决其技术问题所采用的技术方案为：

一种低成本的单精度初等函数运算加速器，误差可以满足单精度浮点数的要求，主要包含以下两个部分：ROM存储模块作为进行系数查找的查找表，运算模块输出二次多项式的运算结果。

所使用的主要运算模块完成的是二次多项式C0+C1X+C2X²的运算，系数C0，C1和C2值跟据输入的地址从三个查找表输出，在硬件实现运算电路的过程中二次多项式的形式变为C0+(C1+C2X)X，省去了平方运算模块。

进一步，由于只需要进行一种运算乘加，可以利用结构的复用来完成，该结构由一个用于进行乘加运算的乘加模块，两个用于选择乘加两次运算时不同的输入值的选择器，一个用于控制运算的控制器和一个用于优化乘法运算结构的Booth编码模块组合。

更进一步，控制逻辑需要将第一次乘加的结果回馈上去，作为下次乘加运算的输入。因此控制的任务分为两步，开始时，控制器发出选择信号使得选择器1选通C2，选择器2选通C1。经过一个时钟周期，得到第一次乘累加结果的寄存输出之后，控制器发出选择信号使得选择器1选通第一次乘累加的结果，选择器2选通C0。

最核心的运算单元乘加结构，乘法部分主要将Booth编码后生成的部分积进行相加，通过华莱士树优化结构，缩短整个运算的延迟。同时将乘加中的加数，作为特殊的一个部分积插入到华莱士的第二层。 

进一步，由于本发明是针对单精度浮点数据，误差只需要控制在小数点后23位（二进制）。因此加速器的输出值并不需要全精度的加运算结果，对于华莱士树只截取2^-30前部分的数据，可以有效的减少这部分运算电路的面积，所带来的误差可以通过适当增加查找表中的存储系数位宽弥补，所带来的硬件代价相对来说十分小。

采用本发明的技术结构，大量的减少了完成二次多项式运算部分带来的硬件开销，有效的节省了成本。

附图说明

图1是分段二次插值逼近原函数的原理图；

图2是本发明初等函数运算加速器的整体框图；

图3是本发明加速器的原理图；

图4是本发明的乘加模块的华莱士树结构图；

图5是本发明对部分积数据截取示意图。

具体实施方式

下面结合附图对本发明作进一步描述。

参照图1~图5，一种低成本的单精度初等函数运算加速器，主要利用分段二次插值法，完成初等函数的逼近，达到单精度浮点数据的精度要求（见图1）。主要由ROM存储模块与二次项式运算电路两大部分组成（见图2）。

对于完成特定函数f(X)的加速，首先需要通过输入地址X从ROM存储模块中找到对应的系数值，单精度浮点数输入数据X是其浮点数的尾数部分，总共有23位，高7位输入数据X1作为分段区间标识选择特定分段中零次项的系数C0，一次项的系数C1和二次项的系数C2。与此同时，输入数据的后16位经过Booth编码用以优化乘法运算（见图3）。