[发明专利]用于三维集成电路的装置和方法

说明书

技术领域

本发明总的来说涉及半导体领域，更具体地，涉及用于三维集成电路的装置和方法。

背景技术

由于各种电子部件(例如，三极管、二极管、电阻器、电容器等等)在集成密度方面的持续改进而使半导体产业经历了快速成长。在很大程度上，这种集成密度的改进源自于最小部件尺寸的持续缩小，这允许更多的部件被集成到给定区域内。近年来随着对甚至更小的电子器件需求的不断增长，也增加了对半导体管芯更小且更有创造性的封装技术的需要。

随着半导体技术的发展，出现了三维集成电路器件来作为进一步缩小半导体芯片的物理尺寸的有效代替。在三维集成电路中，通过由多种凸块提供的接触件在管芯上产生封装。通过使用三维集成电路器件，能够实现更高的密度。此外，三维集成电路器件可实现更小的形状因子、较高的成本效益、提高的性能和较低的功耗。

在三维集成电路中，第一半导体管芯可以通过多个凸块和金属线接合在第二半导体管芯或封装衬底上。具体地，多个凸块可形成在第一半导体管芯的顶面上。可以在每个凸块之上形成焊球。金属线可形成在第二半导体管芯或封装衬底的顶面上。第一半导体管芯可以通过凸块和它们对应的金属线之间的匹配工艺来倒装至第二半导体管芯(或封装衬底)。随后，可采用回流工艺来熔化焊球，使得第一半导体管芯的凸块和第二半导体管芯(或封装衬底)的金属线可形成多个铜柱导线直连(BOT)结构。这样的BOT结构有助于将两个半导体管芯(或半导体管芯和封装衬底)接合在一起来形成三维集成电路。

三维集成电路技术具有多种优势。封装晶圆级的多个半导体管芯的有利特点是多芯片晶圆级封装技术可以降低制造成本。

发明内容

根据本发明的一个方面，提供了一种结构，包括：衬底，包括位于所述衬底的顶面上的多条线；多个连接件，形成在半导体管芯的顶面上，半导体管芯接合至衬底并通过多个连接件连接至衬底；以及伪金属结构，形成在衬底的顶面的角部处，伪金属结构具有两个不连续部分。

优选地，连接件由铜形成；以及连接件和线形成多个铜柱导线直连(BOT)结构。

优选地，连接件包括：铜部；以及焊料部，形成在铜部的顶部上。

优选地，伪金属结构由铜形成。

优选地，角部包括：中心区域，包括以行和列配置的多个铜柱导线直连结构；边缘区域，被阻焊层所覆盖；以及外围区域，位于中心区域和边缘区域之间，伪金属结构的不连续部分位于外围区域中。

优选地，伪金属结构的第一不连续部分与伪金属结构的第二不连续部分隔开大于约120um的距离。

优选地，角部的长度等于所述的顶面的长度的三分之一；以及角部的宽度等于衬底的顶面的宽度的三分之一。

根据本发明的又一方面，提供了一种方法，包括：在衬底的顶面上形成多条线和伪金属结构，伪金属结构包括第一部分和第二部分，第一部分与第二部分隔开一间隙并且伪金属结构位于两条邻近的线之间的空置空间处；在衬底的顶面的边缘区域上形成阻焊层；在衬底上方安装半导体管芯，半导体管芯包括位于半导体管芯的第一侧上的多个连接件，并且衬底的顶面的中心区域在半导体管芯的下方；以及在边缘区域和中心区域之间形成外围区域。

优选地，间隙位于所述外围区域中。

优选地，该方法进一步包括：在衬底的顶面的角部中形成第一线、第二线和第一伪金属结构，其中，在衬底的顶面的角部中，第二线邻近第一线；以及第一伪金属结构包括第一导电部分、第二导电部分和第一导电部分与第二导电部分之间的间隙，并且间隙位于外围区域中且第一伪金属结构位于第一线和第二线之间的空置空间处。

优选地，角部的宽度等于衬底的顶面的宽度的三分之一；以及角部的长度等于衬底的顶面的长度的三分之一。

优选地，伪金属结构包括位于第一部分和第二部分之间的细线，并且细线的宽度小于25um。

附图说明

为了更加完整地理解本实施例及其优点，现在接合附图作为参考进行下列的描述，其中：

图1示出了根据实施例的具有伪金属结构的半导体器件的截面图；

图2示出了根据实施例的图1所示衬底的最上面的表面的俯视图；

图3示出了根据实施例的具有伪金属结构的衬底的角部的俯视图；

图4示出了根据其他实施例的具有伪金属结构的衬底的角部的俯视图；以及

图5示出了根据又一些实施例的具有伪金属结构的衬底的角部的俯视图。

除非特别说明，否则不同附图中的对应数字和符号通常表示对应的部分。绘制附图以清楚地示出各个实施例的相关方面，并且没有必要按比例绘制。