[发明专利]半导体器件的数据输出电路

说明书

相关申请的交叉引用

本申请要求2012年8月7日向韩国知识产权局提交的申请号为10-2012-0086071的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

本发明总体而言涉及一种半导体器件，更具体而言，涉及一种半导体器件的数据输出电路。

背景技术

在接收读取命令之后，半导体器件（例如半导体存储器件）经由路径（诸如全局线GIO等）将储存在相应的存储器单元中的数据传送到管道锁存器。

管道锁存器响应于控制信号PINB而接收并布置传送来的数据，由此产生输出数据。

应当在传送来的数据与输入控制信号之间保证预定的定时余量，以实现稳定的数据输出。

图1是说明半导体器件的现有数据输出电路1的配置的示意性框图。

如图1中所示，半导体器件的现有的数据输出电路1包括信号发生模块10、读取数据路径模块20以及控制信号路径模块30。

信号发生模块10包括多个延迟器DLY0至DLY2。

例如当写入标志信号WTS在读取操作中被去激活时，信号发生模块10将存储体选择信号AYP延迟，以产生开关信号IOSTBP、全局线使能信号GIOEN以及源信号PINSTB0。

写入标志信号WTS是当执行写入操作时保持激活状态（例如，高电平）的信号。

存储体选择信号AYP是包括存储体地址信息的信号。

读取数据路径模块20包括全局线GIO、多个驱动器21以及管道锁存器23。

多个驱动器21响应于开关信号IOSTBP和全局线使能信号GIOEN，而经由数据线LIO、LIOB以及BIO将储存在存储器单元（未示出）中的数据驱动并传送到全局线GIO。

管道锁存器23响应于控制信号PINB<0:k>接收并布置经由全局线GIO传送来的数据（在下文中，被称作为“GIO数据”），然后响应于信号POUT<0:k>产生读取数据DO。

读取数据DO经由输出驱动器（未示出）被输出到焊盘DQ（未示出）。

控制信号路径模块30包括组合单元31、延迟单元32、脉冲宽度调整单元33以及信号发生单元34。

组合单元31将源信号PINSTB0和从另外的存储体输出的源信号PINSTB1至PINSTBi组合并输出。

延迟单元32根据测试模式、选项等，将组合单元31的输出信号的延迟时间调整预定的时间，并且输出调整的信号。

脉冲宽度调整单元33根据测试模式、选项等，将延迟单元32的输出信号的脉冲宽度调整预定的值，并且输出调整的信号。

信号发生单元34接收脉冲宽度调整单元33的输出信号，并且产生控制信号PINB<0:k>。

根据前述现有的技术，在正常操作中GIO数据和源信号PINSTB0在相同的存储体中产生。

因此，GIO对PIN余量——GIO数据与源信号PINSTB0之间的定时余量——必须是恒定的。

然而，由于GIO数据与源信号PINSTB0经过长的RC线和多级逻辑电路模块，所以根据工艺、电压和/或温度（PVT）的变化定时余量会改变。

另外地，在GIO数据中使用许多并行线，所以还存在物理/电学余量变量，诸如耦合效应等。

由于GIO对PIN余量（在下文中，被称作为“余量”）示出仿真与实际实施的电路之间的定时差异，所以设计者难以选择合适的余量。

当为了操作的稳定性而设定大的余量时，诸如地址访问时间（tAA）的异步参数的特性会恶化。当为了改进tAA特性而设定小的余量时，会导致操作故障。

发明内容

本文描述了一种根据半导体器件的特性的能自动地调整读取操作相关的定时余量的半导体器件的数据输出电路。

在一个实施例中，一种半导体器件的数据输出电路包括：模式数据发生单元，所述模式数据发生单元被配置成响应于存储体选择信号而产生模式数据；可变延迟单元，所述可变延迟单元被配置成将响应于存储体选择信号而产生的源信号延迟与延迟控制信号相对应的延迟时间；模式控制信号发生单元，所述模式控制信号发生单元被配置成响应于可变延迟单元的输出信号而产生模式控制信号；以及延迟时间控制模块，所述延迟时间控制模块被配置成响应于模式控制信号和模式数据的相位而产生延迟控制信号。