[发明专利]记忆元件及其制造方法

说明书

技术领域

本发明涉及一种半导体元件及其制造方法，特别是涉及一种记忆元件及其制造方法。

背景技术

在各种记忆体产品中，非易失性记忆体允许多次的数据编程、读取及擦除操作，甚至在记忆体的电源中断后还能保存储存于其中的数据。由于这些优点，非易失性记忆体已成为个人电脑与电子设备中广泛使用的记忆体。熟知的应用电荷储存结构的可电编程及擦除非易失性记忆体技术,如电子可擦除可编程只读记忆体（EEPROM）及快闪记忆体（flash memory），已使用于各种现代化应用中。

快闪记忆体设计成具有记忆胞阵列，其可以独立地编程与读取。一般的快闪记忆体记忆胞将电荷储存于浮置栅。另一种快闪记忆体使用非导体材料（例如氮化硅）所组成的电荷捕捉结构,以取代浮置栅的导体材料。当电荷捕捉记忆胞被编程时，电荷被捕捉且不会移动穿过非导体的电荷捕捉结构。在不持续供应电源时，电荷会一直保持在电荷捕捉层中，维持其数据状态，直到记忆胞被擦除。电荷捕捉记忆胞可以被操作成为二端记忆胞（two-sided cell）。也就是说,由于电荷不会移动穿过非导体电荷捕捉层,因此电荷可位于不同的电荷捕捉处。换言之，在电荷捕捉结构型的快闪记忆元件中，在每一个记忆胞中可以储存一个位元以上的信息。通常，具有电荷捕捉结构的记忆胞可储存四种不同的位元组合（00、01、10与11），每一种有对应的启始电压。在读取操作期间，流过记忆胞的电流因记忆胞的启始电压而不同。通常，此电流可具有四个不同的值，其中每一个对应于不同的启始电压。因此，借由检测此电流，可以判定储存于记忆胞中的位元组合。

全部有效的电荷范围或启始电压范围可以归类为记忆体操作裕度（memory operation window）。换言之，记忆体操作裕度借由编程电平（level）与擦除电平之间的差异来定义。由于记忆胞操作需要各种状态之间的良好电平分离，因此需要大的记忆体操作裕度。然而，二位元记忆胞的效能通常随着所谓「第二位元效应」而降低。在第二位元效应下，在电荷捕捉结构中定域化的电荷彼此互相影响。例如，在反向读取期间，施加读取偏压至漏极端且检测到储存在靠近源极区的电荷（即第一位元）。然而，之后靠近漏极区的位元（即第二位元）产生读取靠近源极区的第一位元的电位障。此能障可借由施加适当的偏压来克服，使用漏极感应能障降低（DIBL）效应来抑制靠近漏极区的第二位元的效应，且允许检测第一位元的储存状态。然而，当靠近漏极区的第二位元被编程至高启始电压状态且靠近源极区的第一位元在未编程状态时，第二位元实质上提高了能障。因此，随着关于第二位元的启始电压增加，第一位元的读取偏压已不足够克服第二位元产生的电位障。因此，由于第二位元的启始电压增加，第一位元的启始电压提高，因而降低了记忆体操作裕度。第二位元效应减少了二位元记忆体的操作裕度。因此，亟需一种可以抑制记忆元件中的第二位元效应的方法与元件。

由此可见，上述现有的记忆元件及其制造方法在产品结构、制造方法与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品及方法又没有适切的结构及方法能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新的记忆元件及其制造方法,实属当前重要研发课题之一，亦成为当前业界极需改进的目标。

发明内容

本发明的目的在于，克服现有的记忆元件及其制造方法存在的缺陷,而提供一种新的记忆元件及其制造方法，所要解决的技术问题是使其可以提供定位的电荷储存区域，以使电荷可以完全定位化储存，减少第二位元效应，并降低编程干扰，非常适于实用。

本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种记忆元件，其包括第一介电层、T型栅极、二电荷储存层以及二第二介电层。第一介电层配置于衬底上。T型栅极配置于第一介电层上且具有上部栅极及下部栅极，其中二空隙分别存在于下部栅极的两侧以及上部栅极与衬底之间。电荷储存层分别嵌入空隙中。第二介电层配置于电荷储存层与上部栅极之间、电荷储存层与下部栅极之间以及电荷储存层与衬底之间。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的记忆元件，其中所述第一介电层的厚度小于等于第二介电层的厚度。

前述的记忆元件，其中所述下部栅极的厚度与上部栅极的厚度的比值为约2～1/25。

前述的记忆元件，还包括二掺杂区及字线。掺杂区配置于T型栅极两侧的衬底中。字线配置于T型栅极上且与T型栅极电性连接。