[发明专利]一种半导体装置及其制造方法

说明书

技术领域

本发明属于半导体装置领域，尤其涉及一种半导体装置及其制造方法。

背景技术

目前，在已知作为功率MOSFET的一类器件中，一般通过减少MOSFET器件的导通电阻来降低功率损耗，而击穿电压表征MOSFET器件在反向电压条件下的耐击穿能力。由于导通电阻随击穿电压的上升而指数上升，所以为了在提高耐压的基础上降低导通电阻，将超结引入功率MOSFET，如图1所示，超结功率MOSFET包括位于功率MOSFET有源区的交替出现的P柱区3’和N柱区2’，形成PN柱形结构，所述PN柱形结构通过在n-外延层2中形成，所述n-外延层2形成在n+半导体衬底1之上。同时，超结功率MOSFET在n-外延层2上还包括栅叠层5、覆盖栅叠层5的金属层6和n-外延层2表面的氧化层7，所述栅叠层5包括栅氧化层51和栅极52。对于普通的均匀掺杂n-外延层2来说，功率MOSFET中交替的P柱区和N柱区处于理想的电荷平衡状态(C_PW_P＝C_NW_N，其中C_P和C_N分别表示P柱区和N柱区的掺杂浓度，而W_P和W_N分别表示与掺杂浓度相对应的柱区的宽度)，当所述PN柱形结构在器件处于反向阻断状态时，这些区在反向电压条件下可以横向相互耗尽，降低电场，从而提高耐压。

为了获得高性能的超结功率MOSFET，其工艺实现的难度较大。常规“超结”结构是采用多次外延，多次注入工艺形成n-外延层3X(X代表外延或者离子注入的序数)和离子注入区域2X，如图2a；然后经过退火工艺扩散形成P柱区3’和N柱区2’，如图2b。由于功率MOSFET耐压越高，所需纵向P柱区3’和N柱区2’越深，因而制作深P柱区3’和N柱区2’外延注入的次数越多，工艺难度越大，成本越高，且难以形成窄条形状，导通电阻也无法减小。

为了降低工艺难度、节省成本获得高性能的超结功率MOSFET，常规“超结”结构还可以采用沟槽填充(trench-refilled)工艺：形成n+半导体衬底1；在n+半导体衬底1上形成n-外延层2；在n-外延层2上刻蚀槽型结构；在槽型结构中填充P型硅形成P柱。然而，在实际的制造过程中，trench-refilled工艺为了保证刻槽后的P型硅能够顺利填充，通常沟槽本身会有一定的角度，如图3所示，因此在沟槽斜角的作用下，沟槽结构填充完成之后的P柱区3’的垂直剖面结构为倒梯形，其上方表面处宽、底部窄。P柱区3’的上方表面处和底部的P剂量分别用C_PW_P-top和C_PW_P-bottom表示，在N柱区2’的上方表面处和底部的N剂量分别用C_NW_N-top和C_NW_N-bottom表示。由于所述沟槽斜角造成了P柱区3’的上方表面剂量较高而底部剂量较少；而N柱区2’在表面剂量较少而底部剂量较高，从而使C_PW_P-top＞C_NW_N-top、C_PW_P-bottom＜C_NW_N-bottom，造成PN柱结构表面和底部的电荷不平衡。

发明内容

本发明的目的在于提供一种半导体装置及其制造方法，既能降低制造工艺难度、控制成本，在提高耐压的基础上降低导通电阻，又能保证半导体装置中交替出现的第一掺杂柱区和第二掺杂柱区处于电荷平衡状态。

为了解决上述问题，本发明提供一种半导体装置，包括：

在水平方向交替排列的第一掺杂柱区和第二掺杂柱区；其中所述第一掺杂柱区的掺杂浓度在垂直方向上由下至上依次递增，所述第二掺杂柱区的侧壁形成一倒梯形结构。

进一步的，所述半导体装置包括：半导体衬底和外延结构；其中，所述外延结构位于所述半导体衬底之上，所述外延结构的掺杂浓度在垂直方向上由下至上依次递增；所述第二掺杂柱区形成于所述外延结构中，所述第二掺杂柱区之间的外延结构作为所述第一掺杂柱区。

可选的，所述外延结构为单层结构，所述外延结构的掺杂浓度为由下至上依次连续递增的梯形分布。

可选的，所述外延结构包括至少两个外延层，每个所述外延层的掺杂浓度为均匀分布，并按照由下至上的次序将每个所述外延层的掺杂浓度依次递增。