[发明专利]一种电源控制系统及其实现方法有效

专利信息
申请号: 201310080404.1 申请日: 2013-03-13
公开(公告)号: CN104052146B 公开(公告)日: 2018-03-09
发明(设计)人: 李晨;谢华;梁洁 申请(专利权)人: 国民技术股份有限公司
主分类号: H02J9/06 分类号: H02J9/06
代理公司: 深圳市威世博知识产权代理事务所(普通合伙)44280 代理人: 何青瓦
地址: 518057 广东省深圳市南山区*** 国省代码: 广东;44
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摘要:
搜索关键词: 一种 电源 控制系统 及其 实现 方法
【权利要求书】:

1.一种电源控制系统,其特征在于,所述电源控制系统包括第一输入端、第二输入端、输出端、第一开关模块、第二开关模块、第三开关模块、第四开关模块、第一开关控制模块以及第二开关控制模块,其中所述第一输入端用于连接外部电源,所述第二输入端用于连接内部电源,所述第一开关模块连接于所述第一输入端与所述输出端之间,所述第二开关模块连接于所述第二输入端与所述输出端之间,所述第三开关模块连接于所述第一输入端与所述第二开关模块之间,所述第四开关模块连接于所述第二开关控制模块与所述第二开关模块之间,所述第一开关控制模块连接所述第一输入端、所述第二输入端、所述第一开关模块、所述第三开关模块以及所述第四开关模块,所述第二开关控制模块连接所述第二输入端,并接收一唤醒信号,当所述第一输入端上存在外部电源电压,所述第二输入端上存在内部电源电压时,所述第一开关控制模块控制所述第一开关模块和所述第三开关模块导通,并控制所述第四开关模块截止,以使得所述外部电源电压经所述第一开关模块输出至所述输出端,并经所述第三开关模块控制所述第二开关模块截止,当所述第一输入端上不存在外部电源电压,所述第二输入端上存在内部电源电压时,所述第一开关控制模块控制所述第一开关模块和所述第三开关模块截止,并控制所述第四开关模块导通,所述第二开关控制模块将所述唤醒信号经所述第四开关模块输出至所述第二开关模块,以由所述唤醒信号控制所述第二开关模块导通或截止。

2.根据权利要求1所述的电源控制系统,其特征在于,所述第一开关模块、所述第二开关模块、所述第三开关模块和所述第四开关模块分别包括至少一开关元件及至少一反向隔离元件,所述反向隔离元件用于防止电流经所述开关元件反向流通。

3.根据权利要求1所述的电源控制系统,其特征在于,所述电源控制系统进一步包括电压转换模块,所述电压转换模块连接于所述第一开关模块和所述输出端之间,以对经所述第一开关模块输出的外部电源电压进行电压转换。

4.根据权利要求1所述的电源控制系统,其特征在于,所述第一开关模块包括第一PMOS管和第二PMOS管,所述第一PMOS管的漏极与所述第二PMOS管的漏极连接,所述第一PMOS管的源极连接所述第一输入端,所述第二PMOS管的源极连接所述输出端,所述第一PMOS管和所述第二PMOS管的栅极连接所述第一开关控制模块。

5.根据权利要求4所述的电源控制系统,其特征在于,所述第二开关模块包括第三PMOS管和第四PMOS管,所述第三PMOS管的漏极与所述第四PMOS管的漏极连接,所述第三PMOS管的源极连接所述第二输入端,所述第四PMOS管的源极连接所述输出端,所述第三PMOS管和所述第四PMOS管的栅极连接所述第三开关模块和第四开关模块。

6.根据权利要求5所述的电源控制系统,其特征在于,所述第三开关模块包括第五PMOS管和第六PMOS管,所述第五PMOS管的漏极与所述第六PMOS管的漏极连接,所述第五PMOS管的源极连接所述第一输入端,所述第六PMOS管的源极连接所述第三PMOS管和所述第四PMOS管的栅极,所述第五PMOS管和所述第六PMOS管的栅极连接所述第一开关控制模块。

7.根据权利要求6所述的电源控制系统,其特征在于,所述第四开关模块包括第七PMOS管、第八PMOS管以及第一NMOS管,所述第七PMOS管的漏极与所述第八PMOS管的漏极连接,所述第七PMOS管的源极连接所述第一NMOS管的漏极,所述第八PMOS管的源极和所述第一NMOS管的源极连接所述第三PMOS管和所述第四PMOS管的栅极,所述第七PMOS管和第八PMOS管的栅极连接所述第一输入端,所述第一NMOS管的栅极连接所述第一开关控制模块,所述第二开关控制模块将所述唤醒信号输入至所述第一NMOS管的漏极。

8.根据权利要求7所述的电源控制系统,其特征在于,所述第一开关控制模块包括第一电阻、第二电阻和第二NMOS管,所述第一电阻的一端连接所述第一输入端,所述第一电阻的另一端接地,所述第二电阻的一端连接所述第二输入端,所述第二电阻的另一端连接所述第二NMOS管的漏极,所述第二NMOS管的源极接地,所述第二NMOS管的栅极连接所述第一输入端,所述第一PMOS管、所述第二PMOS管、所述第五PMOS管、所述第六PMOS管以及所述第一NMOS管的栅极连接于所述第二电阻的另一端与所述第二NMOS管的漏极之间。

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