[发明专利]实现浅沟道隔离的工艺方法

说明书

技术领域

本发明涉及半导体集成电路及其制造领域，特别涉及一种实现浅沟道隔离的工艺方法。

背景技术

近年来，随着半导体集成电路制造技术的发展，芯片中所含元件的数量不断增加，元件的尺寸也因集成度的提升而不断地缩小。然而，无论元件尺寸如何缩小化，在芯片中各个元件之间仍必须有适当得绝缘或隔离，才能得到良好的元件性质。这方面的技术一般称为元件隔离技术（Device Isolation Technology），其主要目的是在各元件之间形成隔离物，并且在确保良好隔离效果的情况下，尽量缩小隔离物的区域，以空出更多的芯片面积来容纳更多的元件。

在各种元件隔离技术中，局部硅氧化方法（LOCOOS）和浅沟道隔离区（Shallow Trench,STI）制造过程是最常被采用的两种技术，尤其后者具有隔离区域小和完成后仍保持基本平坦性等优点，更是近年来颇受重视的半导体制造技术。浅沟道隔离区是0.25um以下半导体技术采用的通用隔离方法，这种隔离的优点是隔离效果好，而且占用面积小。

传统的形成STI隔离层的主要工艺步骤包括：参考图1a，在硅衬底100上覆盖一层氧化硅101，之后形成氮化硅层102；参考图1b，经过曝光与刻蚀，在氮化硅层102、氧化硅101以及硅衬底100中形成浅沟道隔离凹槽103（STITrench）；参考图1c，使用化学气相沉积（CVD）工艺沉积隔离材料104，填充浅沟道隔离凹槽103，同时保证凹槽中没有不合规格的气泡；参考图1d，通过化学机械研磨（CMP）工艺去除氮化硅层102上多余的隔离材料104；此时STI区形成。然而，浅沟道隔离工艺尺寸越来越小，使得浅沟道隔离凹槽103的深宽比不断变大，传统的STI工艺填充隔离材料104时易在浅沟道隔离凹槽103中形成孔隙，最后进行化学机械研磨工艺后，孔隙被研磨为孔洞，在后续的沉积制程中被填充其他杂质，从而造成浅沟道隔离短路，大大降低浅沟道隔离的隔离特性。

为了解决上述问题，不断有更好的新材料来提高化学气相沉积能力：比如在半导体技术进入65nm节点后，填充能力更好的高深宽比工艺（HARP）薄膜在业界广泛使用。但是随着技术节点的缩小，特别是进入22nm以下的节点后，可以选用的新材料越来越少，这就需要应用更好的方法来提高其填孔能力。

发明内容

本发明的目的在于提供一种实现浅沟道隔离的工艺方法，使得化学气相沉积工艺在相同的条件下可以填充更小尺寸的隔离层而不需要引进填充能力更好的新材料，降低了其深宽比，减小化学气相沉积工艺的负担。

本发明的技术方案是一种浅沟道隔离的工艺方法，包括以下步骤：

提供一半导体衬底，并在所述半导体衬底上覆盖第一氧化层；

进行曝光与刻蚀工艺，以在所述第一氧化层与半导体衬底中形成第一浅沟道隔离凹槽；

沉积第一隔离层，所述第一隔离层填满所述第一浅沟道隔离凹槽；

进行第一次平坦化，对所述第一隔离层实施平坦化处理并且不露出第一氧化层；

进行湿法刻蚀，去除剩余的第一隔离层与所述第一氧化层；

在所述半导体衬底上依次覆盖第二氧化层和氮化层；

进行曝光与刻蚀工艺，刻蚀部分所述氮化层，以形成第二浅沟道隔离凹槽，所述第二浅沟道隔离凹槽与所述第一浅沟道隔离凹槽一一对应且相互对准；

沉积第二隔离层；

进行第二次平坦化，对所述第二隔离层实施平坦化处理，形成浅沟道隔离。

进一步的，所述第一氧化层和第二氧化层的材质为氧化硅，所述氮化层的材质为氮化硅。

进一步的，所述第一隔离层和第二隔离层的材质为氧化硅。

进一步的，所述第一隔离层和第二隔离层采用化学气相沉积法形成，并且沉积后凹槽中没有不合规格的气泡。

进一步的，在进行第一次平坦化和第二次平坦化的步骤中，均采用化学机械研磨法。

进一步的，在进行第一次平坦化之后，所述第一氧化层上剩余的第一隔离层厚度为50埃～600埃。

进一步的，在形成第二浅沟道隔离的步骤和形成第一浅沟槽隔离的步骤中，使用相同的掩模板进行曝光。

进一步的，在所述半导体衬底上沉积第二隔离层的步骤之前还包括，采用湿法刻蚀扩大所述第二浅沟道隔离凹槽的宽度。

与现有技术相比，本发明具有以下优点：

1、本发明通过在形成氮化层的步骤之前，先形成第一浅沟槽隔离凹槽，相比于现有技术，降低了第一隔离层填充的第一浅沟道隔离凹槽时的深宽比，从而提高了填充能力，实现较佳的隔离效果，并降低工艺制作成本；