[发明专利]形成铜基导电结构在集成电路装置上的方法

说明书

技术领域

本揭示内容大体有关于精密半导体装置的制造，且更特别的是，有关于形成铜基导电结构在集成电路装置上的各种方法。

背景技术

制造诸如CPU、存储装置、ASIC(特殊应用集成电路)之类的先进集成电路需要根据指定的电路布局在给定芯片区域中形成大量电路组件。场效晶体管(NMOS及PMOS晶体管)为一种重要的电路组件，其大幅度实质决定使用此类晶体管的集成电路装置的效能能力。不论是考虑NMOS晶体管还是PMOS晶体管，场效晶体管通常包含所谓的PN接面，其由被称作漏极及源极区的重度掺杂区与轻度掺杂或无掺杂区(例如，经配置在重度掺杂源极/漏极区之间的信道区)的接口形成。

在场效应晶体管中，形成在该信道区附近以及通过细薄栅极绝缘层而与该信道区隔开的栅电极可用来控制信道区的导电率，也就是，导电信道的驱动电流能力。在因施加适当的控制电压至栅电极而形成导电信道后，除了别的以外，该信道区的导电率取决于掺杂物浓度、电荷载子的迁移率(mobility)、以及对于在晶体管宽度方向有给定延伸部分的信道区，取决于源极与漏极区的距离，此一距离也被称作晶体管的信道长度。因此，在现代超高密度集成电路中，已稳定地减少装置特征的尺寸，例如信道长度，以增强半导体装置的效能以及电路的整体机能。

不过，不断地缩小晶体管装置的特征尺寸导致某些问题，可能是至少部分抵消通过减少装置特征所得到的优点。大体上，减少晶体管的尺寸，例如，晶体管的信道长度，通常导致较高的驱动电流能力以及增强转换速度。不过，在减少信道长度时，同样减少相邻晶体管之间的節距(pitch)，从而限制导电接触组件的尺寸，例如，提供电连接至晶体管的这些组件，例如接触导孔及其类似者，它们可安装在相邻晶体管之间的可用实际面积(estate)内。因此，导电接触组件的电阻在整体晶体管设计中变成重大问题，因为这些组件的横截面区域相应地减少。此外，接触导孔的横截面区域，以及它们所包含的材料的特性，对于这些电路组件的有效电阻及整体效能有显着影响。

因此，改善各种金属化系统的机能及效能能力在设计现代半导体装置方面变成很重要。此类改善的一个例子是增强使用铜金属化系统在集成电路装置中以及使用所谓“低k”电介质材料(电介质常数小于3的材料)于此类装置中。相比于例如利用铝于导线及导孔的现有技术金属化系统，铜金属化系统呈现出改进的导电率。相比于有较高电介质常数的其它电介质材料，使用低k电介质材料也容易通过减少串音(crosstalk)来改善信号杂讯比(signal-to-noise ratio，S/N ratio)。不过，使用此类低k电介质材料的问题是与一些其它电介质材料相比，它们对于金属迁移(metal migration)的抵抗力较小。

铜为用传统掩膜及蚀刻技术难以蚀刻的材料。因此，现代集成电路装置的导电铜结构(例如，导线或导孔)通常是用现有单或双镶嵌技术形成。一般而言，镶嵌技术涉及：(1)在一绝缘材料层中形成一沟渠/导孔；(2)沉积一个或更多个相对薄的阻障层；(3)在基板上及沟渠/导孔中形成铜材料；以及(4)执行化学机械研磨工艺以移除铜材料及在沟渠/导孔外的阻障层的多余部分以定义最终导电铜结构。在用物理气相沉积法沉积薄导电铜种子层在阻障层上后，通常通过执行一电化学铜沉积工艺来形成该铜材料。

图1A至图1C图示在通过执行电镀工艺以沉积块铜材料来形成导电铜结构时可能遭遇的一问题范例。如图1A所示，通过执行现有微影(photolithography)技术及蚀刻技术，硬掩膜或研磨中止层12已形成在绝缘材料层10上面，例如，二氧化硅，以及沟渠/导孔14已形成在绝缘材料层10中。已在基板上及沟渠/导孔14中沉积的阻障金属层16，例如氮化钽、钽或钌等等。之后，在基板上及沟渠/导孔14中毯覆式沉积(blanket-deposit)所谓的铜种子层18。

然后，执行电镀工艺以在基板上沉积适当数量的块铜，例如，一层铜，厚约500奈米(nm)左右以便确保沟渠/导孔14完全填满铜。在电镀工艺中，电极（未图示）皆耦合至在基板周围的铜种子层18以及使电流通过铜种子层18而造成铜材料可沉积及建立于铜种子层18上。