[发明专利]一种应用于非易失处理器中的分段并行压缩方法及系统

说明书

技术领域

本发明涉及低功耗处理器设计领域，尤其涉及一种应用于非易失处理器中的分段并行压缩方法及系统。

背景技术

近年来，随着微处理器和低功耗领域的发展，非易失处理器（Nonvolatile Processor）受到越来越多的关注。非易失处理器是将传统处理器中寄存器及以上级别存储单元全部替换为非易失存储单元的新型处理器，它具备零待机、高速休眠与唤醒、间断供电条件下连续工作等传统处理器不具备的特点，在低功耗嵌入式领域有着传统处理器不可比拟的优势。

常见的非易失处理器采用全替换技术，实现方式是将所有的系统寄存器全部替换为非易失寄存器，可以进行寄存器级别并行化的备份，但是这种技术会使得芯片面积大幅增加。并行化阈值游程压缩（Parallel Run-Length Codec，PRLC）架构是一种利用比较和压缩来减少备份量从而减小非易失处理器芯片面积增长的技术。由于系统状态在某一特定应用程序下仅有少部分状态位变化，通过与参考向量异或运算后可以产生大量0状态位，通过游程编码压缩可以大大减小待备份的状态位个数，减少了非易失寄存器个数，从而相比于采用全替换技术的非易失处理器减小了芯片的面积。

本发明提出了一种分段并行压缩架构（Segment-based Parallel Compression，SPaC），即，将系统寄存器状态位分为多段后进行并行压缩备份。这种架构能够在性能和面积中寻求一个平衡点以满足设计者的相应约束。同时为了提高整体性能，本发明设计了一种离线与在线混合的算法来平衡各段的压缩时间。

发明内容

（一）技术问题

本发明提供一种应用于非易失处理器中的并行压缩系统及方法，解决以下技术问题：常用的全替换技术虽然具有很快的备份与恢复速度，但是由于非易失寄存器的面积比普通寄存器大很多，所以使得非易失处理器芯片总面积增加；PRLC架构通过比较与压缩减少备份所需的非易失寄存器数目，从而减小了非易失处理器芯片面积，但是压缩与解压缩过程使得其备份和恢复速度相比全替换技术大幅下降，本发明提供一种同时满足非易失处理器芯片面积和压缩时间性能约束的分段并行压缩的技术方案。

（二）技术方案

为解决上述技术问题，本发明提供了一种应用于非易失处理器中的分段并行压缩方法，包括以下步骤：

S1、根据非易失处理器芯片的设计面积与速度指标以及面向实际应用程序进行仿真得到的寄存器状态位仿真结果，确定非易失处理器中分段易失存储单元应划分的分段数，其中，面向实际应用程序进行仿真得到的寄存器状态位存储于分段非易失处理器的易失存储单元中；

S2、编写离线/在线混合算法，利用离线/在线混合算法中的离线分段算法对分段易失存储单元中的的各状态位分段进行压缩仿真，利用压缩仿真结果确定各状态位分段的长度和压缩后的长度，以及各状态位分段的平均压缩时间、压缩时间标准差和压缩后长度；

所述步骤S2具体为：

S21、编写离线/在线混合算法，包括离线分段算法和在线控制算法；

S22、利用离线分段算法对已分段的状态位进行压缩仿真，采用迭代方式得到使各状态位分段的平均压缩时间相等的划分，利用压缩仿真结果确定各状态位分段的长度以及压缩后的长度，其中每次迭代对具有最长压缩时间的状态位分段长度减小一定步长，对具有最短压缩时间的状态位分段长度增加一定步长，步长由各状态位分段的压缩时间标准差决定，同时计算各状态位分段的平均压缩时间和压缩时间标准差。

S3、根据非易失处理器中分段易失存储单元的寄存器状态位的分段数以及由离线算法得到的各状态位长度设计非易失处理器的并行压缩单元和分段非易失存储单元，其中，并行压缩单元中压缩模块的个数与步骤S1得到的分段数相等，分段非易失存储单元的分段数与步骤S1得到的分段数相等，其各段长度与离线分段算法所得到的压缩后长度相等；

S4、将分段易失存储单元中的各状态位分段与并行压缩单元中的相应压缩模块连接，利用离线/在线混合算法中的在线控制算法平衡由离线分段算法得到的各分段的平均压缩时间，然后进行压缩，并将压缩完毕的分段存入处理器的分段非易失存储单元，完成压缩备份过程。

所述步骤S4具体为：

S41、根据离线/在线混合算法中离线分段算法得到的各状态位分段的压缩时间标准差，将所述标准差小于某一阈值的分段与并行压缩单元中的相应压缩模块直连，将所述标准差大于或等于所述阈值的分段通过MUX与并行压缩单元中的所有压缩模块互连；