[发明专利]一种树形拓扑机构多处理器声纳信号处理装置及方法

说明书

技术领域

本发明涉及声纳信号处理领域，具体涉及多处理器声纳信号处理机拓扑结构设计。

背景技术

数字处理机的拓扑结构决定了各处理器之间的数据共享和通讯复杂度，直接影响信号处理的实时性。声纳信号处理算法结构复杂、数据量大、实时性要求高，现有信号处理机结构尤其在实时性方面存在瓶颈。

作为多片系统，数字信号处理机的拓扑结构多使用多级紧耦合方式，通过共享高速的存储器实现多个数字信号处理芯片之间的数据交换。在系统实时性要求严格的环境下，信号处理机使用多端口的存贮器方式进行连接和任务分配。

如图1，各处理器之间进行点对点连接，任意两片处理器之间使用专属数据通道通信，使用多片数据贮存器作为数据的临时存放空间。此结构硬件复杂、控制难度大、成本高，但数据交换效率高，实时性好。

声纳信号处理对实时性要求严格，同时典型的水声信号处理算法包含降频、FFT、宽带波束形成、匹配滤波、背景归一化等步骤为线性结构，适宜进行分段处理。基于以上特点，典型的声纳信号处理机使用由多端口的存贮器方式优化得到的级联式拓扑结构，如图2所示。

从数据接收间隔角度分析，以级联结构对声纳信号处理算法的分割一定程度上改善了系统实时性。考虑计算总时长，如图3，将算法流程分为n个模块，模块计算时间为t_i，与下一模块通信时间t’_i。未分块时信号处理总时长分块后整个信号处理流程用时将增加通信时间

考虑接收新数据的周期，如图4，未分块时两次读取原始数据之间的时间间隔使用级联的拓扑结构，两次读取新数据之间的时间间隔t=t₁。

优化后的级联式拓扑结构中，前级的计算结果是后级计算的基础，各计算单元之间需要通过通信进行中间结果的交换，各器件之间联系紧密。所以级联式拓扑结构存在以下缺陷：

1.实时性差

多处理器的级联式拓扑结构和与之相对应的算法简单分块的实现方式，对实时性的改善存在诸多限制，表现为：

1)在读入新的数据帧之前，后面每一级处理器都必须完成对前一帧数据的处理，否则整个系统必须处于等待状态。

2)为缩短每级处理器运算时间而进行无限分级受限于处理器上运行的算法模块本身的完整性要求和增加的硬件之间的通信时间。

3)声纳信号处理算法模块多，通信数据量大，硬件的通信将成为影响实时性的重要因素，限制了级联式拓扑结构对处理实时性的改善效果。

2.系统稳定性差

如图5，在级联结构中，前级处理器芯片（处理器0）的程序错误将直接影响后级的计算。整个流水结构中，任意芯片程序故障，系统都无法给出正确的结果。

3.系统灵活性差

级联式拓扑结构在进行工作模式转换时存在较大的困难。此时仅有两种各存在明显缺点的解决方案：

1)如图6，同时中断各级处理器芯片，更换各级处理器芯片服务程序。此时，系统对新的服务反应速度最快，但是前几级处理器已经计算的中间结果需要全部废弃，造成了计算资源的浪费；一定时间内无法获得计算结果。

2)如图7，异步控制处理器芯片。假设更换服务要求到达前已经开始处理的数据帧为标志帧，各级处理器在处理过标志帧后响应服务更改信号。已经开始处理的数据帧被继续使用，服务响应的最长时间为处理器0的运算时间。但是，此种方法需要主控单元检测各运算单元的算法完成情况，异步控制各运算单元的程序加载，控制复杂。

4.系统受硬件限制大。

级联系统需要在各级间传递中间结果，这些通信数据量大。使用共享存储器的方法进行传递时，明显受到存储器的读写速度限制。同时由于两级处理单元共享外部存储器的同一数据区域，需要同步两级处理器防止同时进行读写操作，控制难度大。

5.系统软件设计难度大。

为了克服系统处理效率低的缺点，在进行算法的模块化分解时需要尽可能保证各处理器芯片上运行的算法所花费的时间相等，以此减少后级处理器的等待时间，提高效率。所以软件设计过程中需要不断测试硬件运行程序实际花费时间，由于没有专业处理此种问题的工具，且需要反复尝试，造成软件调试周期长，困难大。同时，由于分块的同时需要尽可能减少传递中间结果的数据量，需要综合考虑硬件通信时间，又增加了软件工程师的工作难度。

发明内容