[发明专利]一种采用FPGA实现多路串行ADC同步的装置

权利要求书

1.一种采用FPGA实现多路串行ADC同步的装置，所述装置包括ADC模拟电路模块、

ADC数据采集模块以及数据缓存模块，其中：

所述ADC模拟电路模块，用于将外部输入的模拟信号转换成数字信号，并将转换后的数字信号传输给所述ADC数据采集模块，由多个单路ADC模拟电路模块组成；

所述ADC数据采集模块，用于同步控制ADC模拟电路模块，并采集ADC模拟电路模块转换后的数字信号，将串行数字信号转换成并行，同时将并行的ADC数据传给所述数据缓存模块；

所述数据缓存模块，用于接收并缓存所述ADC数据采集模块传出的并行ADC数据，以备系统的下一级设备使用和处理。

2.如权利要求1所述的装置，其中所述单路ADC模拟电路模块进一步包括：

外部供电接口模块，用于给ADC模拟电路模块接入供电电源，接入的电源电压包括+3.3V和+5V。

电源模块组，用于将外部供电接口模块提供的电压值进行转换，给ADC模块组提供供电电压，及参考电压基准源，其包括差分AD前放供电模块，差分AD供电模块，数字管脚供电模块，基准源；

ADC模块组，包括差分AD前置放大器，差分AD芯片，用于将输入的模拟信号转换为差分信号。

3.如权利要求1所述的装置，其中所述ADC数据采集模块进一步用于：检测外部系统发出的使能ADC的信号，当检测到这个信号后，启动ADC，并且其状态机从“复位状态”进入“启动ADC采样保持状态”，在进入“启动ADC采样保持状态”后，所述ADC数据采集模块向ADC芯片发送一个使能信号CNV，并设置一个计数器adc_clk_count用来控制CNV的电平持续时间，当规定的时间达到后，进入读出ADC数据的状态，并且在这个状态中将ADC的串行数据转换成并行数据，然后进入等待状态，等ADC数据缓存完毕后，再进入复位状态，形成循环。

4.如权利要求1所述的装置，其中所述数据缓存模块进一步用于等待所述ADC数据采集模块给出的采样完成信号adc_sample，当采样完成后adc_sample信号被置为高电平，所述数据缓存模块检测到adc_sample信号为高电平时启动状态机，并将ADC的数据送给FIFO。