[发明专利]存储器

说明书

技术领域

本发明涉及一种存储器，属于芯片的结构设计。

背景技术

随着工艺尺寸的缩小，为减小单元尺寸的芯片面积，采用开路位线结构。如图1所示，1，3，5是存储阵列，由一根或多根字线wl和位线(BL_0、BL_e)组成，2，4是灵敏放大器阵列，由一个或多个灵敏放大器组成。当对存储阵列3进行操作时，3中的字线WL被激活，其它的字线处于未激活状态，与该字线相连的存储单元的信息通过与存储单元相连的位线，如图1中偶数位线BL_e和奇数位线BL_o，传递到2，4中的灵敏放大器，通过该灵敏放大器可以对存储单元进行读写操作。输入到2，4的位线有两种，一种来自于要进行操作的存储阵列，用于传递存储单元中的信息，另一种来自于未被激活的存储阵列，作为灵敏放大器的比较基准，因此需要2和4两个灵敏放大器阵列来处理一根字线上的存储单元的数据。而且对于任何一个存储阵列的读写操作都需要另两块相邻的存储阵列提供基准位线。

由于开路位线结构的特点，即需要相邻的存储阵列提供基准位线，为了读写边界的存储阵列，需要加入额外的存储阵列提供基准位线。

如图2所示，其中0,1,2,3,4,5,6,7为正常的存储阵列，0‘和7’为额外的存储阵列。100为图1中的2,4所示灵敏放大器阵列。正常的存储阵列和额外的存储阵列具有相同的芯片面积和相同数目的存储单元。由于加入的两个额外的存储阵列中的存储单元不能读写，则大大降低了晶元面积利用率，同时提高了产品的成本。

发明内容

本发明提供一种存储器，主要解决了现有存储器中加入的两个额外的存储阵列中的存储单元不能读写，从而导致晶元面积利用率低，产品成本高的问题。

本发明的具体技术解决方案如下：

该存储器包括多个存储阵列，各存储阵列之间均设置有灵敏放大器阵列；两端部存储阵列的外侧设置有基准电位提供模块，基准电位提供模块与端部存储阵列之间设置有灵敏放大器阵列；所述基准电位提供模块是选通管，选通管与存储阵列中的选通管类型相同，大小为存储阵列中的选通管大小的N倍，N为一个字线上所连接的存储单元的个数。

该存储器包括多个存储阵列，各存储阵列之间均设置有灵敏放大器阵列；两端部存储阵列的外侧设置有基准电位提供模块，基准电位提供模块与端部存储阵列之间设置有灵敏放大器阵列；所述基准电位提供模块是电容，所述电容的一个极板与位线材质相同且面积与存储单元的位线面积相同，另一个极板为衬底。

本发明的优点在于：

该存储器提高晶元面积利用率，极大地减少了芯片的体积和加工成本。

附图说明

图1为芯片结构示意图；

图2为现有技术芯片原理图；

图3为本发明芯片原理图；

图4为存储单元连接图；

图5为基准电位提供模块一种实施例示意图；

图6为基准电位提供模块另一种实施例示意图；

具体实施方式

以下结合具体实施例对本发明进行详述：

请参阅图1所示，其中1,2,3,4,5,6,7为正常存储阵列，100为图1中的2,4所示灵敏放大器阵列，8‘和8“为基准电位提供模块用于替代提供基准位线的阵列。在DRAM存储器中，阵列的读出原理如图4所示。

图4中，M1和Ccell组成存储单元，M1为存储单元选通管，Ccell存储单元电容，BL为存储单元的位线，WL为存储单元的字线，BL_ref为该存储单元对应的基准位线，Cbl为位线上的寄生电容，Cref_bl为基准位线上的寄生电容，2为读出放大器。在无操作时，存储单元的位线和存储单元对应的基准位线预充到同一电位，字线为低电平。在读出时，字线（WL）为正电压将存储单元电容连接到位线（BL）上，在存储单元电容和位线上的寄生电容中的电荷被重新分配，使得位线上的电压发生变化，变化后的存储单元位线上电压与基准位线上的电压进行比较，读出存储单元存储的逻辑值。由于读出放大器比较的是两个电压，而这两个电压都是由电荷在电容中存储形成的，因此作为产生基准电压的基准位线，要求其上的电容与存储单元的位线上的电容相等，同时电容中的电荷的数量与漏电流相关，因此还要求基准位线上的漏电流和存储单元的位线上的漏电流相等。而阵列中漏电流来自组成存储单元的存储单元选通管。因此在8‘和8“中，采用图5中结构产生基准电压。