[发明专利]晶体管及其形成方法

说明书

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种晶体管及其形成方法。

背景技术

随着集成电路制造技术的快速发展，促使集成电路中的半导体器件，尤其是MOS（Metal Oxide Semiconductor，金属-氧化物-半导体）器件的尺寸不断地缩小，以此满足集成电路发展的小型化和集成化的要求。在MOS晶体管器件的尺寸持续缩小的过程中，现有工艺以氧化硅或氮氧化硅作为栅介质层的工艺受到了挑战。以氧化硅或氮氧化硅作为栅介质层所形成的晶体管出现了一些问题，包括漏电流增加以及杂质的扩散，从而影响晶体管的阈值电压，进而影响半导体器件的性能。

现有技术为了精确控制晶体管的阈值电压，会在晶体管的沟道区内掺杂离子以进行调节。如图1所示，是现有技术的沟道区内具有掺杂离子的晶体管的剖面结构示意图，包括：半导体衬底100；位于半导体衬底100内的掺杂区110；位于掺杂区110表面的栅介质层101；位于栅介质层101表面的栅极层102；位于栅介质层101和栅极层102两侧的半导体衬底100表面侧墙103；位于侧墙103和栅极层102两侧的半导体衬底100内的源区和漏区104。其中，所述掺杂区110内具有能够调节晶体管阈值电压的离子，所述掺杂区110在晶体管工作时作为沟道区。

然而，随着晶体管特征尺寸的不断缩小，晶体管的阈值电压VT却无法相应降低，导致晶体管功耗过大，不利于系统的集成。

更多阈值电压可调节的晶体管的相关资料请参考公开号为US2012/0299111的美国专利文件。

发明内容

本发明解决的问题是提供一种晶体管及其形成方法，降低晶体管的功耗，且使晶体管的性能稳定。

为解决上述问题，本发明提供一种晶体管的形成方法，包括：提供半导体衬底，所述半导体衬底表面具有若干隔离层，相邻隔离层之间形成开口，所述开口底部具有阈值电压调节层，所述阈值电压调节层内具有掺杂离子；在所述阈值电压调节层表面形成阻挡层、以及位于所述阻挡层表面的沟道层，所述沟道层为本征态，所述阻挡层用于阻止阈值电压调节层内的掺杂离子穿透；在所述沟道层表面形成栅极结构，所述栅极结构的表面与隔离层表面齐平；去除所述隔离层直至暴露出半导体衬底为止；在去除所述隔离层之后，在所述阈值电压调节层、隔离层、沟道层和栅极结构两侧的半导体衬底表面形成掺杂层，所述掺杂层的表面不低于沟道层表面。

可选的，所述阻挡层的材料为硅锗、碳化硅或硅锗碳，所述硅锗、碳化硅或硅锗碳材料为单晶材料。

可选的，所述阻挡层的形成工艺为选择性外延沉积工艺。

可选的，所述沟道层的材料为硅，所述沟道层的形成工艺为选择性外延沉积工艺，所述沟道层的厚度为5纳米～20纳米。

可选的，还包括：在所述沟道层内掺杂离子，所述掺杂离子为锗和碳中的一种或两种，所述掺杂离子与硅原子的摩尔比为0.01～0.5，所述掺杂离子通过原位掺杂工艺掺杂入沟道层内。

可选的，所述阈值电压调节层的材料为硅，所述硅材料内掺杂有碳、锗、锡和III-V族离子中的一种或多种组合，所述阈值电压调节层形成于所述开口底部的半导体衬底表面、或开口底部的半导体衬底内。

可选的，当所述阈值电压调节层位于开口底部的半导体衬底表面时，所述阈值电压调节层的形成工艺为：采用选择性外延沉积工艺在所述开口底部的半导体衬底表面形成硅层；采用离子注入工艺或原位掺杂工艺在所述硅层内掺杂III-V族离子。

可选的，当所述阈值电压调节层位于开口底部的半导体衬底内时，所述阈值电压调节层的形成工艺为：采用离子注入工艺在所述开口底部的半导体衬底内掺杂III-V族离子。

可选的，去除所述隔离层的工艺为回刻蚀工艺，并在回刻蚀所述隔离层时，使所述隔离层在所述阻挡层和沟道层两侧的半导体衬底表面形成第一侧墙，所述第一侧墙的顶部低于沟道层表面。

可选的，还包括：在形成栅极结构之前，在所述开口的侧壁表面形成第二侧墙。

可选的，所述第二侧墙的材料与隔离层的材料不同，所述第二侧墙的形成工艺为：在所述隔离层表面、以及开口的侧壁和底部表面沉积第二侧墙层；刻蚀去除隔离层表面和开口底部的第二侧墙层。

可选的，在所述刻蚀工艺之后，采用表面处理工艺使沟道层的表面光滑，所述表面处理工艺的气体为氢气或氩气，工艺参数为：气体流量0.1标准升/分钟～5标准升/分钟，处理温度为100摄氏度～600摄氏度，处理时间为10分钟～60分钟。