[发明专利]在高速串行数字接口的通道之间平衡歪斜失真的方案

说明书

相关申请的交叉引用

本公开受益于美国专利申请61/614,647的优先权，题为“Scheme for Balancing Skew Between Lanes of High-Speed Serial Digital Interface”，提交于2012年3月23日，其公开全文引用于此。

背景技术

JEDEC已经发布了数模转换器（DAC）或者模数转换器（ADC）和使用串行数据通道的逻辑装置之间的互连的一系列工业标准。一些工业标准（例如JESD204B串行接口规范）支持多个并联的数据通路（例如，ADC和逻辑装置之间4个通路），但是需要串行通路之间的歪斜失真被保持在指定容差之内。

在ADC或者DAC集成电路（IC）芯片中，对于大多数数字块来说，由于数字处理的特性，延迟时间是一致的。然而，先进先出（FIFO）缓存器通常被使用在数字块的数据通路的末端，以用于从数字钟域传送比特流到高频模拟串行时钟域。由于编码方案的高频特性和串行链接的高速特性，FIFO设计是复杂的。例如，JESD204B串行接口使用“8b10b”编码方案，其将8位值转换为10位码，这利用了某些冗余的控制码。在此编码方案下，适当地建立编码帧的成帧器电路在每个写入时钟周期产生多个10位码。在缓存器的另一侧，可以设计如下串行化器，其可以处理不是二（2）的幂的输入/输出比。然而，这比2的幂的版本更加复杂并且更加难以达到需要的速度。因此，串行化比特流的高速模拟电路通常以2的幂为基础操作。例如，双通道16位ADC的模拟电路每个读取读取时钟周期从FIFO读取32位，同时数字域每个写入时钟周期写入40位。因此，FIFO的读和写时钟处于不同频率并且没有定义的相位关系。到FIFO的写和读时钟的该异步特性导致FIFO具有不一致的延迟时间。在最坏的情况下，这可能导致高达一个时钟周期的延迟时间变动。这将超过规范中允许的歪斜失真。

因此，发明人认为在现有技术中对于ADC或者DAC芯片需要具有确保通过并联FIFO的延迟时间的低变动的对准系统。

附图说明

图1示出了根据本发明实施例的系统的简化方框图。

图2详细示出了根据本发明实施例的示例性ADC IC芯片。

图3示出了根据本发明实施例的对准电路的框图。

图4示出了如图3所示的对准系统中工作的示例性时钟信号。

图5示出了根据本发明实施例的对准时钟信号的方法。

图6示出了说明图5方法的操作的示例性时钟图。

图7示出了根据本发明实施例的同步读取时钟和写入时钟的方法。

具体实施方式

本发明的实施例提供了一种支持在并串行通路上的通信的装置。该装置可以包含模拟电路域、数字电路域、模拟域和数字域之间的缓存器和对准电路。缓存器可以根据写入时钟从数字域接收数据以及根据读取时钟发送接收数据到模拟域。当读取时钟和写入时钟对准时，对准电路可以产生控制信号以发起从缓存器的读取。在一个实施例中，该装置可以是模数转换器（ADC）集成电路（IC）芯片，缓存器可以是FIFO。

图1示出了根据本发明实施例的系统100的简化方框图。系统100可以包括数字电路域102、模拟电路域110、数字域102和模拟域110之间的一对缓存器104.1和104.2和一对对准电路块108.1和108.2。模拟域110可以包含一对串行化器106.1和106.2。系统100可以被制造在同一个集成电路上。

数字电路域102可以包括处理数字化数据的数字电路（未示出）。处理的数字数据流可以被发送给缓存器104.1和104.2。模拟域110可以包括串行化器106.1和106.2，其从缓存器104.1和104.2读出数据并且在串行通路中发出数据位。对准电路块108.1和108.2可以为缓存器104.1和104.2产生控制信号以使用本地产生的读取和写入时钟（未示出）发起从这些缓存器104.1和104.2的数据的读取和写入。在一个实施例中，对准电路108.1、108.2可以产生本地读取和写入时钟，其频率相差适度的比（M/N，其中M和N是整数）并且其操作彼此同步。