[发明专利]用于分段式电流舵DAC的数字校准电路

权利要求书

1.一种用于分段式电流舵DAC的数字校准电路，其特征在于，包括：

待校准电流源阵列；

与所述待校准电流源阵列对应连接的数模转换器阵列，用于对每位待校准电流源产生补偿电流；

基准电流源，用于在校准过程中提供基准电流；

与所述基准电流源连接的基准数模转换器，用于对所述基准电流源产生补偿电流；

第一开关阵列与所述待校准电流源阵列对应连接，用于控制所述待校准电流源阵列的输出电流；

第二开关，与所述基准电流源连接，用于控制所述基准电流源的输出电流；

比较器，其输入端分别与所述第一开关阵列以及所述第二开关连接，用于比较所述待校准电流源和所述基准电流源的输出电流；

控制模块，与所述比较器输出端连接，并分别与所述数模转换器阵列以及基准数模转换器连接，并分别与所述第一开关阵列以及所述第二开关连接，用于接收所述比较器输出的比较结果，并根据所述比较结果控制所述数模转换器阵列以及基准数模转换器产生补偿电流，并控制所述第一开关阵列以及所述第二开关工作。

2.根据权利要求1所述的用于分段式电流舵DAC的数字校准电路，其特征在于，所述待校准电流源阵列中的待校准电流源以及基准电流源均由2^N个并列连接且宽长比相同的PMOS管构成；其中，N为待校准电流源位数。

3.根据权利要求2所述的用于分段式电流舵DAC的数字校准电路，其特征在于，所述第一开关阵列由2^N个单位开关组成，所述第二开关由一个单位开关组成；其中，所述单位开关包括：

第一反相器，其输入端与所述控制模块连接；

第一MOS管，其栅极与所述第一反相器的输入端连接；

第二MOS管，其漏极与所述第一MOS管的漏极连接；

其中，所述第一MOS管以及第二MOS管的漏极与电源连接；

第三MOS管，其栅极与所述第一反相器的输出端连接，其漏极与所述第二MOS管的源极连接，其源极接地；

第四MOS管，其栅极与所述第二MOS管的源极连接，其源极与所述待校准电流源中所对应的PMOS管的漏极连接；

第五MOS管，其源极与所述第四MOS管的源极连接，其漏极与所述比较器连接；

第六MOS管，其漏极与所述第五MOS管的栅极连接，其栅极与所述控制模块连接，其源极接地。

4.根据权利要求3所述的用于分段式电流舵DAC的数字校准电路，其特征在于，所述第一开关阵列中的第四MOS管的漏极与负载连接。

5.根据权利要求4所述的用于分段式电流舵DAC的数字校准电路，其特征在于，所述数模转换器阵列中的数模转换器和所述基准数模转换器均为二进制编码数模转换器。

6.根据权利要求5所述的用于分段式电流舵DAC的数字校准电路，其特征在于，所述数模转换器阵列由2^N个数模转换器组成，所述基准数模转换器由一个数模转换器组成；每个数模转换器由K位顺序排列的单位数模转换器组成；

其中所述单位数模转换器包括：

第二反相器，其输入端与所述控制模块连接；

第七MOS管，其栅极与所述第二反相器的输出端连接，其漏极与所述第一反相器的输入端连接；

第八MOS管，其栅极与所述第二反相器的输入端连接，其源极与所述第七MOS管的源极连接，其漏极接地；

PMOS管阵列，其中，所述PMOS管阵列中的每个PMOS的漏极分别与所述第七MOS管的源极和所述第八MOS管的源极连接。

7.根据权利要求6所述的用于分段式电流舵DAC的数字校准电路，所述数模转换器阵列中的PMOS管阵列的源极与所述第一开关阵列中的第一反相器的输入端连接；所述基准数模转换器中的PMOS管阵列的源极与所述第二开关中的第一反相器的输入端连接。

8.根据权利要求7所述的用于分段式电流舵DAC的数字校准电路，其特征在于，所述PMOS管阵列包含有M个相互并联的POMS；其中，M＝2^x-1；x为该PMOS管阵列所属的单位数模转换器在数模转换器中的位数。

9.根据权利要求1所述的用于分段式电流舵DAC的数字校准电路，其特征在于，所述控制模块为SAR数字校准控制模块，其具体用于：

通过输出信号控制所述第一开关阵列以及所述第二开关，指定选择校准所述待校准电流源阵列中的待校准电流源；以及

保存数模转换器阵列对每位待校准电流源进行补偿的电流大小的信息，使得所述数模转换器能够根据所述SAR数字校准控制模块保存的信息为每位待校准电流源提供补偿电流。