[发明专利]具有TSV和应力补偿层的集成电路(IC)

说明书

相关申请案的交叉参考

本申请案主张2012年3月22日申请的标题为“在衬底附近TSV上使用拉伸膜使应变敏感晶体管的TSV邻近效应最小化(MINIMIZING TSV PROXIMITY EFFECT FOR STRAIN-SENSITIVE TRANSISTORS USING TENSILE FILM OVER SUBSTRATE NEAR TSVS)”的第61/614,095号临时申请案的权益，所述临时申请案全文以引用的方式并入本文中。

技术领域

所揭示的实施例大体涉及集成电路(IC)装置的制造，且更特定来说涉及具有贯穿衬底的通孔的IC。

背景技术

通孔常规用于形成IC。通孔可形成为从IC裸片的底侧表面延伸到IC裸片的有源或顶侧半导体表面上的金属互连层的一者。此类结构通常称为“穿硅通孔”，且在本文中更一般地称为贯穿衬底的通孔(TSV)。

TSV通常由电介质衬垫设定框架且接着用铜或另一导电TSV填料材料填充以在IC裸片的底侧与IC裸片的顶侧半导体表面上的有源电路之间提供低电阻垂直电连接。形成在顶侧半导体表面上的有源电路包括功能上连接在一起的电路元件(其通常包含晶体管、二极管、电容器和电阻器)，以及将这些各个电路元件互连以提供电路功能的信号线和其它导体。

形成在电介质衬垫上的扩散屏障金属设定TSV的框架且防范在高度移动金属TSV填料材料(例如，铜)的情况下TSV填料材料逃逸到半导体中。铜以及某一其它TSV填料材料具有与硅相比较高的热膨胀系数(CTE)。举例来说，铜具有近似17ppm/℃的CTE，而硅具有近似2到3ppm/℃的CTE。此CTE失配可导致TSV的制造之后的某一制造处理期间(例如，360℃到410℃烧结物)、组装期间(例如，焊料回流期间达约260℃)、测试期间(例如，对于某一温度循环可靠性测试，-55℃到125℃)乃至IC的长期现场操作期间(例如，80℃到105℃)硅和铜中的显著热引发的机械应力。

另外，当TSV间隔成相对靠近在一起使得其应力场互相作用时，这些应力可进一步放大。可源自上述CTE失配的应力可导致许多问题，包含界面分层、半导体材料(例如，硅)或者在TSV上方或侧部的电介质裂化，和/或晶体管性能降级。

已提出若干解决方案来减少对于具有TSV的IC由CTE失配引起的问题。一些解决方案依赖于TSV几何形状或间隔。举例来说，一种解决方案减小TSV的直径以便减小来自每一TSV的应力。然而，此解决方案升高了TSV的电阻且还升高了TSV的纵横比，这可增加制造工艺的复杂性。另一解决方案是将TSV定位成彼此远离以限制邻近TSV之间的应力场的相互作用。又一解决方案是通过建立“隔离区”将TSV定位成远离任何有源电路(例如，晶体管)以确保应力场在有源电路附近的区域内充分衰减。间隔解决方案减小包装密度且可增加裸片大小和成本。

其它解决方案依赖于材料替代物。举例来说，钨可代替铜以减小与硅的CTE失配。然而，将TSV填料材料从铜改变为钨(W)增加了显著电阻(W具有约为铜的电阻5倍的电阻)，且可使晶片背侧处理变复杂，因为W通常不允许直接无电镀敷。

发明内容

所揭示的实施例认识到，例如Cu等贯穿衬底的通孔(TSV)填料材料与例如Si等衬底之间的较大CTE失配产生TSV附近的衬底上的机械应变的来源，所述机械应变干扰定位在TSV的边缘附近的有源区域中的互补金属氧化物半导体(CMOS)晶体管上的所预期/所设计的应变。此机械应变已导致需要从TSV的外边缘到晶体管测得约10μm或更大的晶体管隔离区来维持所要的晶体管性能，且/或TSV直径的减小可致使纵横比(AR)超过7.5，这增加TSV电阻且增加TSV制造工艺的复杂性。

所揭示的实施例用定位在衬底(例如，硅)(或衬底上的硅化物)上方的上覆拉伸接触蚀刻阻挡层(t-CESL)来对抗衬底的有源区域中的TSV引起的拉伸应变。t-CESL在下伏衬底上施加压缩应力，其对抗附近TSV的拉伸应力影响。

t-CESL已发现可实现将晶体管隔离区距TSV的外边缘的间隔从约10μm显著减小到2至4μm，这允许IC裸片大小的减小。尽管通常相对于MOS晶体管描述，但双极晶体管也可享有来自所揭示t-CESL的益处(例如，在BiCMOS IC的情况下)。