[发明专利]一种DARM存储器省电方法

说明书

技术领域

本发明涉及计算机内存设计与应用领域，具体涉及一种DARM存储器省电方法。

背景技术

计算机以及各种电子设备广泛的应用于现代生活的各个方面，对内存产品如DRAM存储器等的需求越来越大。随着人们对功耗的要求越来越苛刻相应的对于DRAM的功耗要求也越来越高。DRAM的功耗已经成为评价一款DRAM产品设计成功与否的关键因素。现有技术中DRAM存储器的行地址位数一般都多余列地址的位数，特别是随着DRAM的存储尺寸越来越大，行地址比列地址多出来的位数会越来越多，例如4GDDR3，行地址为16位，列地址仅为11位。

发明内容

本发明目的在于提供一种可以有效降低DRAM存储器功耗的DARM存储器省电方法。

为实现上述目的，本发明采用以下技术方案：

一种DARM存储器省电方法，包括以下步骤：

（1）T0时刻DRAM接收激活指令；

（2）T1时刻关断多出的行地址<M:N+1>接收器及对应解码电路；

（3）TA时刻接收读或写操作指令，进行读或写操作；

（4）TB时刻接收预充指令，执行预充指令；

（5）TB+1时刻再次打开所有行地址<M:0>接收器及对应解码电路，为下一次有效操作做准备；

其中，M为行地址位数，N为列地址位数，且M>N；TA为读或写操作指令接收时刻，TB为预充指令接收时刻，TC为DRAM在T0时刻接收到的激活指令执行完毕的时刻，且B>A>C>1。

DRAM存储器的操作主要是激活/预充操作和读或写操作，在读或写操作之前必须要先执行激活操作，读或写操作完成后必须要执行预充操作。本发明在T0时刻DRAM接收激活指令；T1时刻关断多出的行地址<M:N+1>接收器及对应解码电路；然后进行读或写操作；待接收到预充指令后，执行预充指令，再次打开所有行地址<M:0>接收器及对应解码电路；利用行地址位数大于列地址位数的特性，在接收激活指令后，将多出来的行地址接收器及对应解码电路工作在关断状态，从而达到节省电流，降低功耗的目的。

附图说明

图1本发明DRAM存储器省电方法示意图；

图2本发明实施例DRAM存储器省电方法示意图；

具体实施方式

下面结合附图对本发明进行详细描述：

本发明的DRAM存储器省电方法，包括以下步骤：

（1）T0时刻DRAM接收激活指令；

（2）T1时刻关断多出的行地址<M:N+1>接收器及对应解码电路；

（3）TA时刻接收读或写操作指令，进行读或写操作；

（4）TB时刻接收预充指令，执行预充指令；

（5）TB+1时刻再次打开所有行地址<M:0>接收器及对应解码电路，为下一次有效操作做准备；

其中，M为行地址位数，N为列地址位数，且M>N；TA为读或写操作指令接收时刻，TB为预充指令接收时刻，TC为DRAM在T0时刻接收到的激活指令执行完毕的时刻，且B>A>C>1。

如图1所示，DRAM存储器在T0时刻接收激活指令，在T1时刻关断多出的行地址<M:N+1>接收器及对应解码电路，到读或写操作完后，执行预充操作，再次打开所有的行地址<M:0>接收器及对应解码电路，在DRAM接收激活指令和执行预充操作之间，将多余的行地址<M:N+1>接收器，地址总线和对应解码电路关断，降低存储器功耗，达到省电的目的。

如图2所示，为4GDDR3存储器的省电设计示意图，行地址为16位，列地址仅为11位，省电方法包括以下步骤：

（1）DRAM接收激活指令；此时所有行地址<16:0>接收器是打开的；

（2）T1时刻关断多出的行地址<16:12>接收器及对应解码电路；

（3）TA时刻接收读或写操作指令，进行读或写操作；

（4）TB时刻接收预充指令，执行预充指令;

(5)TB+1时刻再次打开所有行地址<11:0>和行地址<16:12>接收器及对应解码电路，为下一次有效操作做准备。

其中TA为读或写操作指令接收时刻，TB为预充指令接收时刻，TC为DRAM在T0时刻接收到的激活指令执行完毕的时刻，且B>A>C>1。

T0时刻DRAM存储器接收激活指令；T1时刻关断多出的行地址<16:12>接收器及对应解码电路，在完成读或写操作,此次激活指令执行完毕后再次打开所有行地址<11:0>和行地址<16:12>接收器及对应解码电路，减小功耗，达到省电目的。