[发明专利]一种低成本的单一多晶架构且没有轻掺杂区域的非挥发性记忆体及其制备方法

说明书

本发明涉及一种非挥发性记忆体及其制备方法，一种低成本的单一多晶架构且没有轻掺杂区域的非挥发性记忆体及其制备方法，属于集成电路的技术领域。 

背景技术

对于片上系统（SoC）应用，它是把许多功能块集成到一个集成电路中。最常用的片上系统包括一个微处理器或微控制器、静态随机存取存储器（SRAM）模块、非挥发性记忆体以及各种特殊功能的逻辑块。然而，传统的非挥发性记忆体中的进程，这通常使用叠栅或分裂栅存储单元，与传统的逻辑工艺不兼容。 

非挥发性记忆体（NVM）工艺和传统的逻辑工艺是不一样的。非挥发性记忆体（NVM）工艺和传统的逻辑工艺合在一起的话，将使工艺变成一个更为复杂和昂贵的组合；由于SoC应用的非挥发记忆体典型的用法是在关系到整体的芯片尺寸小，因此这种做法是不可取的。同时，由于现有非挥发性记忆体的工作原理使得写入数据容易丢失，影响使用的可靠性。 

对于低端的集成电路产品，有很多是在0.35um和0.50um的工艺上的。在这些工艺中，深井NWELL（Deep Nwell），有时是没有的。不用深井NWELL（Deep Nwell），也就是说减少一层光罩，相应的也就减少成本了。 

发明内容

本发明的目的是克服现有技术中存在的不足，提供一种低成本的单一多晶架构且没有轻掺杂区域的非挥发性记忆体及其制备方法，其没有轻参杂区域的没有轻参杂区域的PMOS晶体管没有轻掺杂区域，使的写入热电子时的电压降低，提高设计电路时的可设计性，其结构紧凑，能与CMOS工艺兼容，对于低端的CMOS工艺有很大的优势，降低芯片成本，提高存储的安全可靠性。 

按照本发明提供的技术方案，所述一种低成本的单一多晶架构且没有轻掺杂区域的非挥发性记忆体及其制备方法，包括半导体基板；所述半导体基板内的上部设有若干用于存储的记忆体细胞，所述记忆体细胞包括没有轻参杂区域的PMOS晶体管和控制电容；所述没有轻参杂区域的PMOS晶体管和控制电容间通过半导体基板内的领域介质区域相互隔离；半导体基板的表面上淀积有栅介质层，所述栅介质层上设有浮栅电极，所述浮栅电极覆盖并贯穿没有轻参杂区域的PMOS晶体管和控制电容上方对应的栅介质层，浮栅电极的两侧淀积有侧面保护层，侧面保护层覆盖浮栅电极的侧壁；没有轻参杂区域的PMOS晶体管包括第一N型区域及位于所述第一N型区域内上部的P型源极区与P型漏极区，控制电容包括第二P型区域及位于所述第二P型区域内上部的第一P型掺杂区域与第二P型掺杂区域；第一P型掺杂区域、第二P型掺杂区域、P型源极区及P型漏极区与上方的浮栅电极相对应，并分别与相应的栅介质层及领域介质区域相接触。 

所述半导体基板的材料包括硅，半导体基板为P导电类型基板。 

所述第一P型掺杂区域包括第一P型重掺杂区域及与侧面保护层相对应的第一P型轻掺杂区域，第一P型重掺杂区域从第一P型轻掺杂区域的端部延伸后与领域介质区域相接触。 

所述第二P型掺杂区域包括第二P型重掺杂区域及于侧面保护层相对应的第二P型轻掺杂区域，第二P型重掺杂区域从第二P型轻掺杂区域的端部延伸后与领域介质区域相接触。 

所述浮栅电极的包括导电多晶硅。所述栅介质层的材料包括二氧化硅；所述侧面保护层为氮化硅或二氧化硅。 

一种低成本的单一多晶架构且没有轻掺杂区域的非挥发性记忆体及其制备方法，所述制备方法包括如下步骤： 

a、提供半导体基板，所述半导体基板包括第一主面及第二主面；

b、在半导体基板内生长得到领域介质区域; 在半导体基板的第一主面上进行所需的阻挡层淀积、阻挡层刻蚀及自对准离子注入，以在半导体基板内形成所需的第一N型区域、第二P型区域。

c、在上述半导体基板对应的第一主面上淀积栅介质层，所述栅介质层覆盖半导体基板的第一主面； 

d、在上述半导体基板的第一主面上淀积浮栅电极，所述浮栅电极覆盖于栅介质层上并贯穿第二P型区域、第一N型区域上方对应的栅介质层上；

e、在上述栅介质层上淀积第四阻挡层，并选择性地掩蔽和刻蚀第四阻挡层，去除第一N型区域、第二P型区域上方对应覆盖浮栅电极的第四阻挡层；

f、在上述第四阻挡层上方自对准注入P型杂质离子，在第二P型区域内的上部得到第一P型轻掺杂区域及第二P型轻掺杂区域，在第一N型区域内的上部得到第三P型轻掺杂区域及第四P型轻掺杂区域；

g、去除上述第四阻挡层，并在第一主面上淀积侧面保护材料，以在浮栅电极的两侧形成侧面保护层；