[发明专利]静电保护结构及静电保护电路

说明书

技术领域

本发明涉及静电保护领域，特别涉及一种静电保护结构和静电保护电路。

背景技术

在集成电路芯片的制作和应用中，随着超大规模集成电路工艺技术的不断提高，目前的CMOS集成电路制作技术已经进入深亚微米阶段，MOS器件的尺寸不断缩小，栅氧化层的厚度越来越薄，MOS器件耐压能力显著下降，静电放电（Electrostatic Discharge，ESD）对集成电路的危害变得越来越显著。因此，对集成电路进行ESD的保护也变得尤为重要。

为了加强对静电的防护能力，大都在芯片的输入输出接口端（I/O pad）连接静电保护电路，静电保护电路是芯片中的内部电路提供静电电流的放电路径，以避免静电将内部电路击穿。

现有的静电保护电路中常用的器件包括栅极接地的NMOS晶体管、栅极接电源的PMOS晶体管和可控硅整流器（SCR，Silicon Controlled Rectifier）等。由于栅极接地的NMOS晶体管与CMOS工业很好的兼容性，栅接地的NMOS晶体管得到了广泛的应用。

参考图1，图1为现有静电保护电路的结构示意图，NMOS晶体管13的漏极与输入输出接口端15相连接，NMOS晶体管13的栅极和源极与接地端16连接，当输入输出接口端15产生大的静电电压或静电电流时，静电通过NMOS晶体管13中的寄生NPN三极管释放到接地端16，具体请参考图2，图2为图1中NMOS晶体管的剖面结构示意图，包括：半导体衬底100，所述半导体衬底100内具有P阱101，半导体衬底100上具有NMOS晶体管的栅极103，栅极103两侧的P阱101内具有NMOS晶体管的漏区102和源区104，NMOS晶体管的漏区102与输入输出接口端15相连接，NMOS晶体管的源区104和栅极103与接地端16相连接，所述源区104一侧的P阱101内还具有P型掺杂区105，P型掺杂区105与接地端16相连接，P型掺杂区105与源区104之间具有浅沟槽隔离结构106，NMOS晶体管的漏区102构成寄生NPN三极管17的集电区，NMOS晶体管的源区104构成寄生NPN三极管17的发射区，栅极103底部的P阱101构成寄生NPN三极管17的基区，当输入输出接口端15集聚静电电荷时，电流从漏区102经过阱区电阻18流向P型掺杂区105区，使得栅极103底部的P阱101与接地端16之间产生电势差，当电势差大于寄生NPN三极管17的阈值电压时，寄生NPN三极管17呈导通状态，此时电流就从漏区102流向源区104，释放掉输入输出接口端15集聚的静电。

现有的ESD保护电路在进行放电时放电效率较低。

发明内容

本发明解决的问题是提高静电释放的效率。

为解决上述问题，本发明技术方案提供了一种静电保护结构，包括：半导体衬底，所述半导体衬底内具有第一N型阱区和第一P型阱区，所述第一N型阱区包括第一区域和第二区域，所述第一P型阱区包括第三区域和第四区域；位于第一N型阱区的第一区域内的PMOS晶体管，所述PMOS晶体管包括位于第一N型阱区上的栅极和位于栅极两侧第一N型阱区内的源/漏区，PMOS晶体管的源区和栅极与电源端相连接，PMOS晶体管的漏区与输入输出接口端相连接；位于第一N型阱区的第二区域内的第一基区掺杂区，第一基区掺杂区的掺杂类型为N型，第一基区掺杂区与外部触发电压调整电路的相连接，当电源端产生瞬时电势差时，所述外部触发电压调整电路拉低第一基区掺杂区的电位；位于第一P型阱区的第三区域内的NMOS晶体管，所述NMOS晶体管包括位于第一P型阱区上的栅极和位于栅极两侧第一P型阱区内的源/漏区，NMOS晶体管的漏区与输入输出接口端相连接，NMOS晶体管的栅极和源区与接地端相连接；位于第一P型阱区的第四区域内的若干分立的第二基区掺杂区，所述第二基区掺杂区的掺杂类型为P型，第二基区掺杂区与外部触发电压调整电路相连接，当电源端产生瞬时电势差时，所述外部触发电压调整电路拉高第二基区掺杂区的电位；位于第四区域内的第一N型掺杂区，所述第一N型掺杂区包围所述若干分立的第二基区掺杂区，第一N型掺杂区与输入输出接口端相连；位于第四区域内的第二N型掺杂区，所述第二N型掺杂区包围所述第一N型掺杂区，第二N型掺杂区与接地端相连。

可选的，第一基区掺杂区与PMOS的源区以及半导体衬底构成第一PNP型寄生三极管，第一基区掺杂区与PMOS的漏区以及半导体衬底构成第二PNP型寄生三极管。

可选的，所述若干分立的第二基区掺杂区与第一N型掺杂区和第二N型掺杂区构成若干并联的NPN型晶体管。