[发明专利]半导体测试结构及测试方法

说明书

技术领域

本发明涉及半导体技术，特别涉及一种半导体测试结构及测试方法。

背景技术

随着半导体集成电路的集成度越来越高，对晶体管性能的要求也日益增高，因此，对于晶体管可靠性的要求随之提高。在CMOS工艺中，在对于PMOS晶体管的可靠性进行评价时，负偏压温度不稳定性（Negative Bias Temperature Instability，NBTI）是一个主要的评价因素。负偏压温度不稳定性是指PMOS晶体管在负偏置栅极电压和高温的作用下，PMOS晶体管的栅氧化层与衬底之间的界面处的氢硅键断裂，形成界面缺陷电荷，从而造成PMOS晶体管的阈值电压和饱和漏极电流发生漂移的现象。随着半导体器件尺寸的减小，NBTI特性也越来越明显。所述NBTI特性会使得PMOS晶体管的阈值电压（Vt）绝对值和线性区漏极电流（Idlin）的绝对值的增大，并引起饱和漏极电流和跨导绝对值的减小。这些器件参数的变化会降低PMOS晶体管的速度，并加大晶体管间的失配性，最终导致电路失效。

现有技术公开了一种负偏压温度不稳定性的测试方法，具体包括：对施加在具有电压应力的应力器件和参考器件上的电压进行配置，且所述参考器件的栅源电压为0V，测量所述应力器件和参考器件的饱和源漏电流，判断所述应力器件是否因为负偏压温度不稳定性导致阈值电压退化。但利用所述负偏压温度不稳定性的测试方法精度较低。

发明内容

本发明解决的问题是提供一种半导体测试结构及测试方法，使得对PMOS晶体管的负偏压温度不稳定性的测试结果更加精确。

为解决上述问题，本发明技术方案提供了一种半导体测试结构，包括：第一测试端、第二测试端、第三测试端、待测试PMOS晶体管、控制NMOS晶体管、加热单元和调节电阻；所述待测试PMOS晶体管的源极、漏极的其中一端与第一测试端相连接，另一端与第二测试端相连接，所述待测试PMOS晶体管的栅极与第三测试端相连接；所述加热单元围绕所述待测试PMOS晶体管设置，用于对待测试PMOS晶体管进行加热，所述调节电阻用于调节施加在所述加热单元两端的电压，所述控制NMOS晶体管用于控制加热单元是否进行加热，所述加热单元、调节电阻和控制NMOS晶体管的源极、漏极串联形成串联结构，所述串联结构的一端与第一测试端相连接，所述串联结构的另一端与第三测试端相连接，且所述控制NMOS晶体管位于串联结构靠近第三测试端的一端，所述控制NMOS晶体管的栅极与第二测试端相连接。

可选的，所述加热单元位于围绕待测试PMOS晶体管设置的隔离结构表面，使得所述加热单元与所述待测试PMOS晶体管电学隔离。

可选的，所述加热单元位于围绕待测试PMOS晶体管设置的半导体衬底内，且所述加热单元与所述待测试PMOS晶体管电学隔离。

可选的，所述加热单元的图形的形状为蛇形或螺旋形。

可选的，当所述加热单元的图形的形状为螺旋形时，所述螺旋形的圈数为1～5圈。

可选的，所述加热单元与所述待测试PMOS晶体管之间的间距为最小设计尺寸。

可选的，所述控制NMOS晶体管、待测试PMOS晶体管为增强型MOS晶体管。

可选的，当所述加热单元的电阻值为R1，待测试PMOS晶体管的栅极施加的应力电压的电压值为Vstress，待测试PMOS晶体管的栅极施加的工作电压的电压值为Vop，所述调节电阻的电阻值R0=R1×（Vstress-Vop）/Vop。

可选的，所述控制NMOS晶体管的阈值电压的绝对值大于所述待测试PMOS晶体管的阈值电压的绝对值。

本发明技术方案提供了一种采用所述半导体测试结构的测试方法，包括：第一测试端、第二测试端接地，待测试PMOS晶体管的衬底接地，在第三测试端施加应力电压，控制NMOS晶体管的沟道区导通，利用加热单元对待测试PMOS晶体管进行加热，同时在待测试PMOS晶体管的栅极施加应力电压，使得待测试PMOS晶体管由于负偏压温度不稳定性导致电学参数发生漂移；第一测试端接地，待测试PMOS晶体管的衬底接地，在第二测试端施加工作电压，在第三测试端施加工作电压，使得所述控制NMOS晶体管的沟道区关断，加热单元停止加热，检测所述待测试PMOS晶体管的电学参数。

可选的，将所述测得的待测试PMOS晶体管的电学参数与标准电学参数进行比较，获得待测试PMOS晶体管由于负偏压温度不稳定性导致电学参数发生漂移的漂移量。

可选的，所述应力电压的大小为-1V～-10V。

可选的，所述工作电压为负的工作电压。