[发明专利]FPGA中具有多种写入模式的Block RAM

权利要求书

1. 一种FPGA中具有多种写入模式的Block RAM，包括：输入缓冲器（101），输入位宽调整器（102），二级列译码模块（103），SRAM阵列（104），灵敏放大器（105），输出位宽调整模块（106），锁存器（107），时序逻辑控制器（108），一级行列译码器（109），二级行译码器（110）；BRAM作为FPGA中重要的可编程IP硬核，具有独立双端口数据写入/读出路径；数据在写入路径上经过输入缓冲器（101），输入位宽调整器（102），二级列译码模块（103），最终写入SRAM阵列（104）中；数据在读出路径上经过SRAM阵列（104），二级列译码模块（103），灵敏放大器（105），输出位宽调整模块（106），最终从输出锁存器（107）中读出；其中时序由时序逻辑控制器（108）控制；地址译码由一级行列译码器（109），二级行译码器（110）以及二级列译码器（103）配合产生；其特征在于：

在作为输入、输出数据与相应SRAM进行数据交换时的通路选择模块即二级列译码模块（103）中，加入Write_Mode时序控制模块（503）；该Write_Mode时序控制模块（503）由两个与门（508）和（509）组成，其输入信号为Signal （501），GTP和RVL；其中Signal（ 501）为由写使能与地址信号控制的位线打开信号，而GTP和RVL是由灵敏放大器模块（105）中的GTP和RVL信号驱动；Signal （501）与GTP和RVL信号通过两级与门（508、509）后得到Signal（502），并通过多路选择器（510）来实现在Write_First和Read_First模式下，控制写入时输入数据的阻塞与否； 

另外，加入冗余电路即模拟灵敏放大器模块（711），其电路结构与敏感放大器模块（705）相同，且物理位置放在敏感放大器模块（705）电路的旁边，以保证能够正确反映敏感放大器模块（705）的内部信号；该模拟灵敏放大器模块（711）的输入信号为GTP信号，由时序控制逻辑（108）提供，输出信号连接二级列译码模块的Write_Mode时序控制模块（503）的输入端RVL；通过动态模拟并反馈传输延迟的方式来得到数据在读出并达到稳定传输时所需要的时间，进而用该时间来阻塞写入数据。