[发明专利]在微处理器中访问和管理代码翻译

说明书

背景技术

现代微处理器采用多种策略来改进处理和执行。一类改进包括翻译给定指令集架构（ISA）的指令。当由微处理器所执行时，ISA代码的经翻译版本可相对于未经翻译的ISA指令提供各种性能益处。在一些情况下，具有翻译的系统由于其提供访问经翻译代码的处理管线而是低效率的。例如，一些系统可能保持在其中有价值的、频繁执行的翻译比提供较少益处的翻译相对更难以访问的状态中。

附图说明

图1示出了根据本公开的实施例的微处理系统。

图2示意性地描绘了微处理系统，其具有核上（on-core）硬件结构以及促进重定向从代码部分至达到大体相当的功能性的该代码部分相应翻译的执行的相关部件。该图进一步描绘了基于其使用来维持或逐出硬件结构中的重定向条目。

图3示出了在处理管线中用于在翻译模式中或在硬件解码器模式中择一进行处理的方法的示范性过程流。

图4示出了在处理管线中用于在翻译模式中或在硬件解码器模式中择一进行处理的方法的另一个示范性过程流。

具体实施方式

本公开提供了用于对检索和执行诸如目标ISA代码部分的相应代码部分的翻译进行高效管理的机制。可由动态二进制翻译器来处置翻译的智能生成及其优化，该动态二进制翻译器可被包括作为在ISA和处理器内核之间提供接口的软件层的一部分。本公开进一步描述了多路复用的处理管线，其中微处理器使用核上硬件结构来高效检索和执行相应ISA代码的经翻译版本。本文也将硬件结构不同地称为“硬件重定向器”。

当经由硬件重定向器而被访问时，翻译代替相应代码被执行并且提供大体相当的功能性。一旦被检索到，则可在处理管线中执行这些翻译而不使用微处理器的硬件解码器。当本公开提到执行“不使用硬件解码器”时，该用语仍可包含当正在执行翻译时硬件解码器的较小或不重要的使用。可替代地，如果尚未创建翻译或翻译不可访问，则目标代码可被接收至硬件解码器中并由硬件解码器处理以生成本地于微处理器的执行逻辑/机制并且可由其执行的指令。本文将把所描述的不用硬件解码器执行翻译称为执行的“翻译模式”，对比于上述其中使用完整的硬件解码器功能性来将目标ISA指令解码为本地指令的“硬件解码器模式”。在许多情况下，绕过硬件解码器（即通过执行翻译）将改进执行速度、降低功耗以及提供各种其他益处。

尽管本文描述了对“多路复用”处理管线的各种引用，但是应予以理解的是，该术语指的是配置为可替代地提供（例如多路复用）多个操作模式（例如翻译模式对比硬件解码器模式）的处理管线。因此，应予以进一步理解的是，管线可采用取代或补充多路复用逻辑的逻辑以提供本文所描述的特征。

经过一段时间，频繁地和/或近期所请求的翻译由处理器内核上所提供的硬件重定向器加以索引并被包含至硬件重定向器中。硬件重定向器中的每个条目（entry）与翻译相关联，并且提供重定向信息，所述重定向信息使微处理器在针对所选择的代码部分的获取操作期间能够使得执行被重定向为远离该代码部分并到其相关联的翻译。如果代码部分具有硬件结构中的条目（“命中”），那么在翻译模式中（即不用硬件解码器）执行相关联的翻译。如果对硬件结构的引用“未命中”（即不存在针对代码部分的条目），那么在使用硬件解码器的硬件解码器模式中执行代码部分。

经过一段时间，微处理系统可生成大量翻译。为了节省处理器裸片（die）面积以及提供快速查找，硬件重定向器的大小可能受限。因此所期望的是，用针对诸如更频繁和/或更近期所使用的翻译的最“有价值”的翻译提供重定向的条目对其加以填充。换句话说，通常所期望的是，对硬件重定向器的引用具有尽可能高的命中率。

为了最大化命中率以及对有价值的翻译提供高效和快速的访问，硬件重定向器包括与存在于结构中的条目相关联的使用信息。该使用信息响应于硬件结构中正用来重定向执行的条目而变化。可通过基于该使用信息从硬件结构中逐出或维持条目来达到最大化命中率。

取决于系统的整体设计，硬件重定向器上的未命中可能意味着（1）尚未针对特别代码部分生成翻译；或（2）已经生成翻译，但不可经由与硬件重定向器的互动而访问。场景（2）可导致例如翻译由于其比其他翻译更不经常使用和/或更少被最近使用而是“低可用性”的情况。在该示例中，以及如贯穿全文所描述的，动态地以及智能地控制硬件重定向器中的条目的填充以最大化硬件重定向器的命中率。