[发明专利]一种U形沟道的半导体器件及其制造方法有效

专利信息
申请号: 201310119651.8 申请日: 2013-04-09
公开(公告)号: CN104103640B 公开(公告)日: 2017-02-01
发明(设计)人: 刘伟;刘磊;王鹏飞;龚轶 申请(专利权)人: 苏州东微半导体有限公司
主分类号: H01L27/115 分类号: H01L27/115;H01L29/10;H01L21/8247
代理公司: 南京苏科专利代理有限责任公司32102 代理人: 陆明耀,杨洋
地址: 215000 江苏省苏州市金鸡*** 国省代码: 江苏;32
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摘要:
搜索关键词: 一种 沟道 半导体器件 及其 制造 方法
【说明书】:

技术领域

发明涉及一种半导体器件及其制造方法,特别涉及一种U形沟道的半导体器件及其制造方法,属于半导体存储器技术领域。 

背景技术

半导体存储器被广泛应用于各种电子产品之中。不同应用领域对半导体存储器的构造、性能和密度有着不同的要求。比如,静态随机存储器(SRAM)拥有很高的随机存取速度和较低的集成密度,而标准的动态随机存储器(DRAM)则具有很高的密度和中等的随机存取速度。 

图1为现有技术的的一种平面沟道的半导体存储器,包括:在半导体衬底500内形成的具有与半导体衬底相反掺杂类型的源区501和漏区502,半导体衬底500可以为单晶硅、多晶硅或者为绝缘体上的硅。在半导体衬底500内、介于源区501和漏区502之间形成有器件的平面沟道区601,平面沟道区601是该半导体存储器在进行工作时在半导体衬底500内形成的反型层。在源区501和漏区502内还分别形成有高掺杂浓度的掺杂区509和掺杂区510,掺杂区509和掺杂区510与源区501和漏区502具有相同的掺杂类型。 

在源区501、沟道区601和漏区502之上形成有第一层绝缘薄膜503,且在漏区502之上的第一层绝缘薄膜503中形成有一个浮栅开口区域504。在第一层绝缘薄膜503之上、覆盖整个平面沟道区601和浮栅开口区域504形成有一个作为电荷存储节点的浮栅505,浮栅505具有与漏区502相反的掺杂类型,且浮栅505中的掺杂杂质会通过浮栅开口区域504扩散至漏区502中形成扩散区602,从而通过浮栅开口区域504在浮栅505与漏区502之间形成一个p-n结二极管。 

覆盖浮栅205和所述的p-n结二极管结构形成有第二层绝缘薄膜506。在第二层绝缘薄膜506之上、覆盖并包围浮栅505形成有器件的控制栅507。在控制栅507的两侧还形成有栅极侧墙508。该半导体存储器还包括由导电材料形成的用于将源区501、控制栅507、漏区502、半导体衬底500与外部电极相连接的源区的接触体511、控制栅的接触体512、漏区的接触体513和半导体衬底的接触体514。 

为保证半导体存储器的性能,平面沟道的半导体存储器需要较长的沟道长度,这使得半导体存储器的单元面积较大,从而降低了芯片密度,不利于芯片向微型化的方向发展。 

发明内容

有鉴于此,本发明的目的在于提出一种U形沟道的半导体存储器,从而可以降低半导体存储器的单元面积,提高芯片密度。 

为达到本发明的上述目的,本发明提出了一种U形沟道的半导体器件,具体包括: 

一个具有第一种掺杂类型的半导体衬底; 

在所述半导体衬底内形成的具有第二种掺杂类型的源区和漏区; 

凹陷在所述半导体衬底内且介于所述源区与漏区之间形成的U形沟道区; 

在所述漏区之上且覆盖整个U形沟道区形成的第一层绝缘薄膜; 

在位于所述的U形的凹槽顶部靠近所述漏区一侧的内侧壁上的第一层绝缘薄膜中形成的一个浮栅开口区域; 

覆盖所述第一层绝缘薄膜和所述浮栅开口区域形成的一个作为电荷存储节点的具有第一种掺杂类型的浮栅,所述浮栅的顶部靠近所述源区的一侧位于U形的凹槽内,并且存在一缺口,所述浮栅的另一侧超出U形的凹槽,覆盖了部分所述漏区; 

通过所述浮栅开口区域在所述浮栅与漏区之间形成的一个p-n结二极管; 

覆盖所述源区、所述浮栅与所述p-n结二极管形成的第二层绝缘薄膜; 

在所述第二层绝缘薄膜之上、覆盖并包围所述浮栅形成的控制栅,所述控制栅在所述的U形的凹槽顶部将所述源区与所述浮栅隔离。 

如上所述的U形沟道的半导体器件,还包括以导电材料形成的用于将所述源区、控制栅、漏区、半导体衬底与外部电极相连接的源区的接触体、控制栅的接触体、漏区的接触体和半导体衬底的接触体。 

如上所述的U形沟道的半导体器件,所述的第一层绝缘薄膜、第二层绝缘薄膜由二氧化硅、氮化硅、氮氧化硅或者高介电常数的绝缘材料形成,所述的控制栅由金属、合金或者掺杂的多晶硅形成。 

如上所述的U形沟道的半导体器件,所述的第一种掺杂类型为n型,所述的第二种掺杂类型为p型;或者,所述的第一种掺杂类型为p型,所述的第二种掺杂类型为n 型。 

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