[发明专利]增强浅沟槽隔离应力的方法

说明书

本发明公开了一种增强浅沟槽隔离应力的方法，包括：在衬底中形成多个浅沟槽，多个浅沟槽之间夹有多个衬底材料构成的柱状结构；在多个浅沟槽中填充介质层，构成浅沟槽隔离；在至少一一个柱状结构顶部形成沟槽；在沟槽中外延生长应力层。依照本发明的增强浅沟槽隔离应力方法，在浅沟槽隔离相邻区域的衬底中刻蚀形成沟槽并且外延生长应力层，从而简便有效提高了浅沟槽隔离的应力，最终提升了器件性能。

技术领域

本发明涉及半导体集成电路制造领域，更具体地，涉及一种增强浅沟槽隔离（STI）应力的方法。

背景技术

在当前的亚20nm技术中，三维多栅器件（FinFET或Tri-gate）是主要的器件结构，这种结构增强了栅极控制能力、抑制了漏电与短沟道效应。

例如，双栅SOI结构的MOSFET与传统的单栅体Si或者SOIMOSFET相比，能够抑制短沟道效应（SCE）以及漏致感应势垒降低（DIIBL）效应，具有更低的结电容，能够实现沟道轻掺杂，可以通过设置金属栅极的功函数来调节阈值电压，能够得到约2倍的驱动电流，降低了对于有效栅氧厚度（EOT）的要求。而三栅器件与双栅器件相比，栅极包围了沟道区顶面以及两个侧面，栅极控制能力更强。进一步地，全环绕纳米线多栅器件更具有优势。这些器件由于尺寸小、结构复杂，相邻的沟道之间容易互相干扰，因此沟道的隔离技术变得越来越重要。

另一方面，上述这些多栅器件有源区之间的隔离一般采用浅沟槽隔离（STI）。为了进一步增强器件的性能，例如增大沟道区载流子迁移率，往往倾向于这些STI在形成过程中采用各种工艺或者材料以增大应力。然而，已知的这些工艺或者材料存在成本昂贵、制造工艺复杂的问题，难以有效地应用于大规模器件制造。

发明内容

有鉴于此，本发明的目的在于提供一种创新性的增强浅沟槽隔离应力方法，克服上述问题。

实现本发明的上述目的，是通过提供一种增强浅沟槽隔离应力的方法，包括：在衬底中形成多个浅沟槽，多个浅沟槽之间夹有多个衬底材料构成的柱状结构；在多个浅沟槽中填充介质层，构成浅沟槽隔离；在至少一个柱状结构顶部形成沟槽；在沟槽中外延生长应力层。

其中，形成浅沟槽之前进一步包括：在衬底上形成衬垫层。

其中，衬垫层包括氧化物、氮化物及其组合。

其中，在柱状结构顶部形成沟槽的步骤进一步包括：在介质层上形成掩模图形，具有暴露至少一个柱状结构上方衬垫层的开口；刻蚀去除开口所暴露的介质层、衬垫层；刻蚀柱状结构，形成沟槽。

其中，采用湿法腐蚀去除介质层、衬垫层。

其中，采用TMAH湿法腐蚀柱状结构顶部以形成沟槽。

其中，柱状结构顶部的沟槽具有上宽下窄的形貌。

其中，应力层包括SiGe。

其中，应力层中Ge含量为20～60％。

其中，外延应力层之后进一步包括：平坦化应力层直至暴露介质层

依照本发明的增强浅沟槽隔离应力方法，在浅沟槽隔离相邻区域的衬底中刻蚀形成沟槽并且外延生长应力层，从而简便有效提高了浅沟槽隔离的应力，最终提升了器件性能。

附图说明

以下参照附图来详细说明本发明的技术方案，其中：

图1至图9为依照本发明的半导体器件制造方法各步骤的剖视图（上部）和顶视图（下部）；以及

图10为依照本发明的半导体器件制造方法的示意性流程图。

具体实施方式