[发明专利]感测放大器电路以及包括感测放大器电路的存储器件

说明书

相关申请的交叉引用

本申请要求2012年7月30日提交的申请号为10-2012-0083009的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

本发明的示例性实施例涉及一种感测放大器电路以及包括所述感测放大器电路的存储器件。

背景技术

存储器件和各种集成电路主要利用感测放大器电路读出数据。感测放大器电路读出逻辑‘高’电平和逻辑‘低’电平之间的小的电压差数据，即难以判定逻辑电平的数据。

图1是说明现有的存储器件中利用的感测放大器电路的配置图。

参见图1，感测放大器电路包括两个PMOS晶体管P1和P2以及两个NMOS晶体管N1和N2。

当从单元阵列的存储器单元（未示出）中读取数据时，位线BLT或取反位线BLB的电压电平改变。由于因存储器单元的数据而产生的位线BLT或取反位线BLB的电压电平改变非常小，所以经由感测放大器电路将位线对BLT和BLB的电压电平放大。将描述感测放大器电路的操作。当位线BLT的电压电平比取反位线BLB的电压电平高时，PMOS晶体管P1和NMOS晶体管N2与PMOS晶体管P2和NMOS晶体管N1相比被强导通，使得位线BLT的电压电平为上拉电压端子RTO的电平，而取反位线BLB的电压电平为下拉电压端子SB的电平。此外，当取反位线BLB的电压电平比位线BLT的电压电平高时，PMOS晶体管P2和NMOS晶体管N1与PMOS晶体管P1和NMOS晶体管N2相比被强导通，使得取反位线BLB的电压电平为上拉电压端子RTO的电平，而位线BLT的电压电平为下拉电压端子SB的电平。

为了感测放大器电路准确地读出并放大加载到位线对上的数据，构成感测放大器电路的晶体管P1、P2、N1以及N2之间不应存在失配。然而，由于执行集成电路的精细制造工艺，所以NMOS晶体管之间失配的可能性增大。特别地，NMOS晶体管之间的失配和阈值电压差变得很大，使得感测放大器电路的准确数据读出变得困难。

图2是说明图1的感测放大器电路的操作的示图。

参见图2，在时间点‘201’处，位线BLT和取反位线BLB已经用基本相同的电压（预充电电压：VBLP）来预充电。在时间点‘202’处，当数据被加载到位线BLT上时，位线BLT的电压电平比取反位线BLB的电压电平高dV。在时间点‘203’处，对感测放大器电路的上拉电压端子RTO和下拉电压端子SB供电，使得上拉电压端子RTO具有上拉电压（一般地，电源电压）的电平，而下拉电压端子SB具有下拉电压（一般地，接地电压）的电平。此外，从对上拉电压端子RTO和下拉电压端子SB供电的时间点‘203’起，开始感测放大器电路的感测放大操作。

图2的（a）说明了当NMOS晶体管N1和N2之间的失配小于dV时感测放大器电路的操作。参见图2的（a），通过感测放大器电路，位线BLT的电压电平被放大成高电平（上拉电压电平），并且取反位线BLB的电压电平被放大成低电平（下拉电压电平）。

图2的（b）说明了当NMOS晶体管N1和N2之间的失配大于dV时感测放大器电路的操作。参见图2的（b），取反位线BLB的电压电平由于NMOS晶体管N1和N2之间的失配而被错误地识别成比位线BLT的电压电平高，使得位线被放大成低电平（下拉电压电平），并且取反位线被放大成高电平（上拉电压电平）。

因为NMOS晶体管的阈值电压由于NMOS晶体管之间的失配而彼此不同，所以如图2的（b）所示的异常操作会发生。例如，当NMOS晶体管N2之间的阈值电压比NMOS晶体管的阈值电压高时，如图2的（a）所示的问题会发生。

发明内容

本发明的一个实施例涉及减轻感测放大器电路错误地识别数据的问题。

根据本发明的一个实施例，一种感测放大器电路可以包括：第一上拉晶体管，所述第一上拉晶体管被配置成响应于数据线的电压而上拉取反数据线；第一下拉晶体管，所述第一下拉晶体管被配置成响应于数据线的电压而下拉驱动取反数据线，并且经由第一下拉晶体管的背栅来接收数据线的电压；第二上拉晶体管，所述第二上拉晶体管被配置成响应于取反数据线的电压而上拉驱动数据线；以及第二下拉晶体管，所述第二下拉晶体管被配置成响应于取反数据线的电压而下拉驱动数据线，并且经由第二下拉晶体管的背栅来接收取反位线的电压。第一下拉晶体管和第二下拉晶体管各自可以包括完全耗尽型绝缘体上硅（fully depleted silicon on insulator，FDSOI）NMOS晶体管。