[发明专利]三维半导体结构及其制造方法

说明书

技术领域

本发明是关于半导体结构，特别是关于3维(3D)半导体结构及其制造方法。

背景技术

由于对半导体产业中的高密度存储器(例如，浮动栅极存储器、电荷捕捉存储器、非易失性存储器及嵌入式存储器)的强烈需求，存储器单元的架构已自平面结构转变为3维结构，3维结构有助于增加有限芯片面积内的储存容量。交叉点阵列(cross-point arrays)为包括多个字线、多个位线及包夹于字线与位线之间的存储层的3D存储器结构的一形式。

在元件尺寸不断下降的趋势下，不仅位线(及字线)自身的尺寸收缩，其之间的距离亦收缩。就交叉点阵列而言，通过在交叉点的占据面积中产生多个存储单元，位线的高宽比不断地增加为了追求较高的储存密度。关于形成较大高宽比的结构在工艺中产生的问题亦发生于字线，此为3D存储器的叠层结构使然。条状图案(位线或字线)界定程序如非等向性蚀刻会因为较大高宽比及位线(字线)之间的狭窄空间而面临较严竣的考验。上述图案界定程序若有瑕疵会造成桥接效应(bridging effect)而导致存储器装置无法操作。

在已知交叉点3D存储器结构中，当字线之间的空间减小时，字线与字线间的耦合效应(word-line to word-line coupling)变成严重问题。字线耦合可归因于较长的字线及字线间较窄的间隔，且当然，已知3D存储器结构在邻近字线之间形成高重叠面积，会因此增加耦合电容。

因此，3D存储器结构需要有效地克服桥接及耦合效应的发生。然而，若制造程序简单且成本受控制，该结构将具有更大的需求。

发明内容

本发明的目标为提供3维(3D)半导体存储器结构及其制造方法。

一实施例示范一半导体结构，其包括：一衬底；多个叠层带，其彼此平行地配置，且定位于该衬底上；及多个导电线，其彼此平行地配置，且正交地定位于这些叠层带上。因为并非该导电线的所有底表面均与该叠层带保形(conformal)，所以一第一空隙填充两个邻近叠层带之间的空间且在该导电线下面，该导电线定位于该两个邻近叠层带之上；而一第二空隙在两个邻近导电线之间。两个邻近叠层带之间的距离在200nm以下，且叠层带的高宽比至少为1。

上述半导体结构可由至少两种方法制造。本发明的一实例为在一衬底上形成多个叠层带，且接着通过一保形沉积形成符合这些叠层带的形貌的一导电衬垫。沉积且通过这些下方叠层带支撑一非保形导电薄膜层，继之以界定这些导电线的图案的一非保形导电薄膜层蚀刻步骤。

本发明的另一实例为在一衬底上形成多个叠层带，且通过一保形沉积形成符合这些叠层带的形貌的一导电衬垫。一平面化程序接续着以可灰化材料填平至该叠层带的顶表面，且接着回蚀刻该可灰化材料以暴露该保形导电衬垫。多个导电线彼此平行地形成于该可灰化材料层上且与该经暴露的导电衬垫接触。在此实例中，在形成这些导电线之后移除该可灰化材料层。

如本文中所使用，「或」为包括性「或」运算子且等效于「及/或」，除非上下文另外清晰地指示。另外，遍及本说明书，「一」及「该」的意义包括多个参考物。「耦合」表示元件可直接连接或可经由一或多个中间物连接。

上文已相当广泛地概述本发明的技术特征及优点，以使下文的本发明详细描述得以获得较佳了解。构成本发明的权利要求的其它技术特征及优点将描述于下文。本发明所述技术领域中具有通常知识者应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或制作工艺而实现与本发明相同的目的。本发明所述技术领域中具有通常知识者亦应了解，这类等效建构无法脱离权利要求所界定的本发明的精神和范围。

附图说明

图1为本发明一实施例的3维(3D)半导体存储器结构的透视图；

图2至图7为本发明一实施例的3维(3D)半导体存储器结构的制造方法的步骤的俯视图及对应横截面图；及

图8至图15为本发明一实施例的3维(3D)半导体存储器结构的另一制造方法的步骤的俯视图及对应横截面图。

【主要元件符号说明】

10 3D存储器结构

11 衬底

12A叠层带

12B叠层带

13A导电线

13B导电线

14 存储层

15 导电衬垫

16 绝缘层/层间介电质(ILD)

21 衬底

22 叠层带

34 导电衬垫

35 存储层

42 叠层带

43 导电薄膜