[发明专利]半动态触发器

说明书

技术领域

本发明涉及逻辑电路，尤其是涉及半动态触发器的改良技术。

背景技术

半动态触发器(semi-dynamic flip-flop)是一种被普遍应用在数字逻辑电路中的元件，其前端电路为动态，而后端电路为静态。图1绘示一种以互补金氧半导体(CMOS)实现的典型半动态触发器电路。此触发器100中主要包含放电电路111、预充电电路112、调整电路113、第一储存电路114、输出电路115及第二储存电路116。触发器100的作用在于根据时脉信号CK对输入信号D进行取样，其取样结果为信号Q和QB。以下简略说明触发器100的运作方式。

当时脉信号CK的降缘出现时，触发器100进入预充电阶段。透过预充电电路112中的晶体管P1，供电端VDD会对节点X充电，使其电压被拉升至高电位。第一储存电路114会储存节点X的高电位。输出电路115中的晶体管P2、N5都被关闭，等效于截断中间节点X与输出节点Q间的连结，令第二储存电路116继续储存取样结果QB的先前状态。在时脉信号CK转为低电位后，调整电路113中的延迟后时脉信号CKD随后也会具有低电位，因此使得调整电路113的输出节点Y必然具有高电位，进而令放电电路111中的晶体管N3导通。不过由于晶体管N1被时脉信号CK关闭，无论输入信号D为何，都不会影响节点X的电位。

当时脉信号CK的升缘出现时，触发器100进入评估阶段(亦即对输入信号D进行取样的阶段)。此时若输入信号D具有低电位，节点X的电位仍旧不会受到影响，继续保持在高电位。若先前节点Q具有低电位，则晶体管N5的导通不会对取样结果QB造成影响。相对地，若先前节点Q具有高电位，则晶体管N5的导通会将节点Q的电压拉低至低电位，进而将取样结果QB改变为具有高电位。时脉信号CK的升缘出现后再经过调整电路113中的三个逻辑门贡献的延迟时间，节点Y会转变为具有低电位，使得晶体管N3被关闭。关闭晶体管N3可防止输入信号D随后由低电位转变为高电位时，放电电路111将节点X放电。这种设计令触发器100据有边缘触发(edge-triggered)的特性。

触发器100进入评估阶段时，若输入信号D具有高电位，放电电路111会将节点X放电至低电位。第一储存电路114随后会储存节点X的低电位。电位降低后的节点X会令输出电路115中的晶体管P2导通，因而使节点Y具有高电位，进而使取样结果QB具有低电位。

发明内容

本发明提出一种新的半动态触发器架构，加入重置功能及测试功能。借由适当地配置电路中的逻辑元件，根据本发明的半动态触发器不会因加入新的功能而导致半动态触发器的最高运作速度下降。

根据本发明的一具体实施例为一种半动态触发器，其中包含一选择电路、一充放电电路、一第一储存电路、一调整电路、一输出电路、一第二储存电路、一重置电路及一开关。该选择电路用以根据一选择信号自一数据信号与一测试信号中选择一输入信号。该充放电电路连接一中间节点，并根据该输入信号、一时脉信号及一调整信号为该中间节点充电或放电。该第一储存电路连接该中间节点，并用以储存该中间节点的电位。该调整电路连接于该中间节点与该充放电电路间，并用以根据该时脉信号及该中间节点的电位产生该调整信号。该输出电路连接于该中间节点与一输出节点间，并用以根据该时脉信号及该中间节点的电位调整该输出节点的电位。该第二储存电路连接该输出节点，并用以储存该输出节点的电位。该重置电路用以重置或设定该输出节点的电位。该开关连接于该调整电路与该充放电电路间。当该重置电路重置或设定该输出节点的电位，该开关被设定为截断该调整电路与该充放电电路间的连结。当该半动态触发器处于一正常运作模式，该开关被设定为导通。

附图说明

为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：

图1绘示一以互补金氧半导体实现的典型半动态触发器电路。

图2为根据本发明的一实施例中的半动态触发器的电路图。

图3为本发明的一实施例中的控制电路的信号相对关系。

图中元件标号说明：

100、200：半动态触发器    111、211：放电电路

112、212：预充电电路      113、213：调整电路

114、214：第一储存电路    115、215：输出电路

116、216：第二储存电路    N1～N7、P1～P6：晶体管

217：选择电路             218：开关