[发明专利]一种应用于片上网络的基于错误阻挡模型的容错方法和结构

说明书

技术领域

本发明属于可靠性计算机片上网络系统设计技术领域，具体涉及一种应用于片上网络的基于错误阻挡模型的容错方法和结构。 

背景技术

随着制造工艺日益发展，超大规模集成电路的工作电压不断降低，工作频率逐步升高，集成度也逐步扩大。伴随着片上网络的提出和蓬勃发展，单芯片面积和晶体管门数也呈现出增大的趋势，如复旦大学16核处理器芯片面积为9.10mm²、24核“复芯”处理器芯片面积为18.8mm²，晶体管数目为3.21百万门，中科院的8核“龙芯”面积为299.8mm²，晶体管数目为5.826亿门，加州大学戴维斯分校的167核处理芯片面积为39.4mm²，晶体管数目为5.5千万门，Intel的48核和80核处理器分别为576mm²和275mm²，且分别包含13亿和1亿晶体管，IBM、SONY和TOSHIBA联合开发的CELL则包含9个处理器核包含2.34亿门晶体管等。 

如此大的单芯片面积及晶体管数量，正如自英特尔的预测，在接下来的十年里，我们将会看到集成有1000亿只晶体管的单芯片。但规模的扩大，集成度的增加，频率的提高等都会导致芯片内部缺陷的增多。集成成百上千的内核，使芯片完成各种所需要的功能；但其中20%的晶体管会在制造过程中产生缺陷，在工作的一年里又将有10%的晶体管会失效。于是，解决这些问题的一个有效方法就是容错路由的设计。容错路由的设计主要包括两个方面。一是容芯片内部物理缺陷（硬错），二是容芯片内部数据传输过程中由于各种原因，如串扰、噪声、宇宙射线等，导致信号翻转（软错）。对于硬错，一般有冗余替代和算法避错等容错办法；对于软错，一般用纠错码解决。通过容错，片上网络系统芯片的良品率增加，芯片的使用寿命延长，系统的稳定性增强，系统的性能也能得到提高。 

发明内容

为克服现有技术的不足，本发明的目的在于提出一种应用于片上网络的基于错误阻挡模型的容错方法和实现该方法的电路结构。 

本发明提出一种应用于片上网络的基于错误阻挡模型的容错方法，具体步骤包括： 

（1）通过测试得到片上网络的错误分布图，所述片上网络的错误分布图包括每个路由器失效通径的分布图、路由器之间的失效链路分布图和路由器和伪核之间的失效链路分布图；

（2）根据本发明的容错路由算法和片上网络的错误分布图，计算每个路由器每个端口的8位信息，每个路由器有东、南、西、北和本地共5个端口，需要40位信息；

（3）片上网络中的一个边角路由器发送每个路由器需要的40位信息给配置路由器，该路由器的数据解析单元根据这些配置信息，将有效信息部分传送给路由器的路由计算单元；

（4）路由器中的路由计算单元将接收到的40位配置信息保存在寄存器中，路由计算单元根据这些保存的信息，通过容错路由算法，选择数据的输出端口，以存在的最短路径发送数据到目的地； 

其中：步骤（2）和（4）中所述容错路由算法可以分为三个大的步骤：错误阻挡模型的建立；计算路由器每个端口的8位信息；根据一个端口的8位信息，选择输入数据的输出端口。

1）根据片上网络的错误分布图建立错误阻挡模型。 

根据错误分布图，对于非边界和边角路由器，可以计算出坐标为（i，j）的路由器的 是否可用，“1”表示可用，“0”表示不可用，可以解释为路由器（i，j）的输入端口I，如果IX通路失效或者X方向的相邻路由器为不可用，且IY通路失效或者Y方向的相邻路由器为不可用。具体计算方式可用以下迭代式（1）： 

                      （1）

其中，对于m×n的片上网络，1＜i＜m，1＜j＜n，表示坐标为（i，j）的路由器的IX通路，表示坐标为（i，j）的路由器的IY通路；其值通过片上网络的错误分布图得到，I∈{E，S，W，N，L}，X∈{E，W}，Y∈{S，N}。其中a和b的值如下表：

处于边界和边角的路由器，需要做一些特殊处理，具体如下：

对于上边界路由器，y=n，XN通路和XN通径失效，其中X∈{E，S，W，L}；对于下边界路由器，y=1，XS通路和XS通径失效，其中X∈{E，N，W，L}；对于左边界路由器，x=1，XW通路和XW通径失效，其中X∈{E，N，S，L}；对于右边界路由器，x=m，XE通路和XE通径失效，其中X∈{W，N，S，L}。