[发明专利]高密度3D封装

说明书

技术领域

本发明的实施例总地涉及集成电路芯片封装，并且，更具体地，涉及具有高功率芯片和低功率芯片的三维系统级封装。

背景技术

现有技术电子设备的尺寸日益减小。为减少电子设备的尺寸，将微处理器、存储器设备和其他半导体设备封装并与电路板装配在一起的结构必须更加紧凑。

在集成电路芯片的封装中，已开发出大量装配技术来减少集成电路和电路板的装配的整体大小。例如，倒装芯片焊接（flip-chip bonding）技术是用来提供具有改进的集成密度的集成电路封装系统的装配方法之一。图1示出常规倒装芯片封装结构100的示意性截面视图。倒装芯片结构100一般包括半导体设备102，诸如由其后表面安装在插入件104的上表面上的高功率芯片102a和低功率芯片102b。用焊料凸块108将插入件104直接束缚在封装基板106的上表面上。随后用焊料球112将封装基板106安装到印刷电路板（PCB）110上，使能半导体设备102和PCB110之间的电连接。倒装芯片封装结构与其中用在封装基板上所承载的相对厚的金属线和对应的焊盘将半导体设备（诸如高/低功率芯片）打线结合到封装基板的传统打线结合（wire-bonding）技术的集成电路封装系统相比，提供用经减少的封装大小和更短的互连距离将半导体设备互连到外部电路的优点。

图1中所示的封装结构的布置的一个优点是，高功率芯片102a和低功率芯片102b安装在插入件的同一侧上，以获得更大的集成电路封装密度。因此，要求插入件的大得多的占地面积（footprint）。进一步地，制造插入件的工艺，特别是基于硅穿孔的插入件的工艺，复杂且很昂贵，因为其通过使用穿过插入件的导电过孔（via）（例如导电过孔116b）提供半导体设备和底层的PCB之间垂直电互连、以及通过使用导电连接（例如导电连接116a）提供水平并肩布置的半导体设备之间的平面内电互连。已存在的多裸片封装不但增大插入件的占地面积并因此在封装基板上强加更重的路由负担，而且还增大由于插入件的高复杂性以及诸如凸块间距限制的生产挑战而出现的与插入件制造相关联的成本，特别是在当寻求将不同集成电路垂直地组合在单个封装中的时候。

因此，本领域中需要具有封装大小和互连距离相应减少的较大密度的集成电路的成本有效的封装系统。

发明内容

本发明的一个实施例提供集成电路系统，其通常包括具有穿过插入件的多个导电过孔的插入件，安装在插入件的第一表面上的一个或多个高功率芯片，其中一个或多个高功率芯片在正常运行期间生成至少10W的热量，安装在插入件的第二表面上的一个或多个低功率芯片，其中一个或多个低功率芯片在正常运行期间生成小于5W的热量，并且第一表面和第二表面彼此相对并且大体平行，以及在一个或多个高功率芯片和一个或多个低功率芯片上形成的并配置为包封一个或多个高功率芯片和一个或多个低功率芯片的包封材料。

本发明的一个优点是低功率芯片和高功率芯片分别安装在插入件的正面和背面，与已经存在的高功率和低功率芯片置于（place）插入件的同一侧的多裸片封装相反。因此，插入件的占地面积和与其相关联的生产成本减少。此外，因为插入件将低功率芯片与高功率芯片热隔离，因此低功率芯片可位于接近高功率芯片处而不受到由高功率芯片所生成的热量的不利影响。这种紧密接近和直接穿过插入件体的导电过孔有利地缩短高功率和低功率芯片之间的互连的路径长度，这改进了设备性能并减少IC系统中的互连寄生。

附图说明

因此，可以详细地理解本发明的上述特征，并且可以参考实施例得到对如上面所简要概括的本发明更具体的描述，其中一些实施例在附图中示出。然而，应当注意的是，附图仅示出本发明的典型实施例，因此不应被认为是对其范围的限制，本发明可以具有其他等效的实施例。此外，附图中的图示不是按比例绘制而是提供用于图示目的。

图1是常规倒装芯片封装结构的示意性截面视图。

图2A是根据本发明的一个实施例的、集成电路（IC）系统的示意性截面视图。

图2B是示出插入件和低功率芯片之间的电连接的、经放大的局部截面视图。

图3A是根据本发明的一个实施例的、示出插入件关于高功率和低功率芯片的示例性的位置关系的集成电路（IC）系统的示意性俯视图。

图3B是沿图3A的线A-A获得的截面视图。

图4A是根据本发明的另一个实施例的、示出插入件关于高功率和低功率芯片的示例性的位置关系的集成电路（IC）系统的示意性俯视图。