[发明专利]存储器及其列译码电路

说明书

技术领域

本发明涉及存储器技术领域，特别涉及一种存储器及其列译码电路。

背景技术

存储器（Memory）是计算机系统中的记忆设备，用来存放程序和数据。计算机中全部信息，包括输入的原始数据、计算机程序、中间运行结果和最终运行结果都保存在存储器中。一个存储器包含许多存储单元，通常，存储单元排列成阵列形式，每个存储单元的位置对应有一个地址。对存储阵列中的某个存储单元进行读写等操作时，需要通过行译码电路和列译码电路分别对地址进行译码，选中该存储单元所在的行和列。

图1是一种常见存储器的结构示意图。参考图1，所述存储器包括存储阵列10、行译码电路11、列译码电路12、选通管组13和读写电路14。

具体地，存储阵列10包括多个呈矩阵排布的存储单元；行译码电路11适于产生行选择信号，控制存储阵列10中的一行存储单元是否选中，即每个存储行对应由一个行译码电路控制；列译码电路12适于产生列选择信号，控制选通管组13中的选通管，即控制存储阵列10中的一列存储单元是否选中，每个存储列对应由一个列选择电路控制；读写电路14适于对选中的存储单元进行读操作或写操作。

图2是现有的一种存储器的列译码电路的结构示意图。参考图2，所述列译码电路包括与非门电路21、非门电路22、电平移位电路23、第一驱动电路24和第二驱动电路25。在对存储单元进行读操作或写操作时，与非门电路21适于对接收的地址信号A1、…、An进行译码，产生译码信号；非门电路22适于对所述译码信号进行反相，输出低压控制信号；电平移位电路23适于将所述低压控制信号转换为高压控制信号；第一驱动电路24和第二驱动电路25适于在所述高压控制信号的控制下，输出列选择信号SEL。

第一驱动电路24包括栅极相连的PMOS管P1和NMOS管N1，PMOS管P1的源极适于连接第一电源，PMOS管P1的漏极与NMOS管N1的漏极相连作为第一驱动单元24的输出端，NMOS管N1的源极适于连接第二电源。

第一电源为提供高电压的电荷泵电路，为方便描述，用Vpp表示第一电源提供的电压。存储器进行不同操作时，第一电源提供的电压Vpp会有所不同。例如，存储器进行读操作时，第一电源提供的电压Vpp可以为2V～4V；存储器进行写操作时，第一电源提供的电压Vpp可以为7V～9V。第二电源提供第一驱动电路24工作的地线电压，通常为0V。

与第一驱动电路24的结构相同，第二驱动电路25包括PMOS管P2和NMOS管N2，具体连接关系参考图2所示，在此不再赘述。

图3是图2所示存储器的列译码电路工作的时序示意图。参考图3，当需要对列译码电路控制的存储列进行操作时，输入与非门电路21的地址信号A1、…、An由无效变为有效，列译码电路输出的列选择信号SEL由低电平信号变为高电平信号，即幅度由第二电源提供的0V电压变为第一电源提供的电压Vpp；当不需要对列译码电路控制的存储列进行操作时，输入与非门电路21的地址信号A1、…、An由有效变为无效，列译码电路输出的列选择信号SEL由高电平信号变为低电平信号，即幅度由第一电源提供的电压Vpp变为第二电源提供的0V电压。

当输入与非门电路21的地址信号A1、…、An由无效变为有效时，列选择信号SEL的幅度由第二电源提供的0V电压升高至第一电源提供的电压Vpp，即由所述第一电源向列译码电路的输出端输出电荷，提供负载电流。所述第一电源每次输出电荷都有功率损耗，对存储器而言，进行读操作的频率极高，由此产生的功率损耗也较大。

更多关于列译码电路的技术方案可以参考申请号为200810207839.7、发明名称为一种用于同时选中多条位线的列译码电路的中国专利申请文件。

发明内容

本发明解决的是使用现有的存储器列译码电路进行读操作时存储器功率损耗大的问题。

为解决上述问题，本发明提供一种存储器的列译码电路，包括依次连接的与非门电路、非门电路、电平移位电路和第一驱动电路，还包括：第二驱动电路和预充电电路；

所述第二驱动电路包括：第一PMOS管、第一NMOS管和第二NMOS管，所述第一PMOS管的源极适于连接第一电源，所述第一PMOS管的栅极连接所述第一NMOS管的栅极，所述第一PMOS管的漏极连接所述第一NMOS管的漏极，所述第一NMOS管的源极连接所述第二NMOS管的漏极，所述第二NMOS管的栅极连接所述与非门电路的输出端，所述第二NMOS管的源极适于连接第二电源；