[发明专利]一种流水线结构模数转换器的前端电路及其时序控制方法

说明书

技术领域

本发明一般涉及模数转换器（ADC）的前端电路，特别是涉及使用一种流水线结构模数转换器的前端电路及其时序控制方法。

背景技术

新一代电子系统的发展，对作为模拟和数字接口的模数转换器（ADC）提出了更高的要求，要求其具有高转换性能的同时，具备较低的功耗指标。流水线结构可以在速度、精度、面积和功耗之间取得较好的权衡，是一种广泛用于高性能ADC设计的结构。流水线ADC通常由一个输入采样保持放大器(SHA)和多级流水线转换级(pipeline stage)级联而成，其中，采样保持放大器和第一级流水线转换级，作为前端电路，处在模拟信号处理的最前端，其精度要求最为严格，所需要的功耗也最大，通常，要占到整个ADC功耗的一半以上。因此，改进流水线ADC的前端电路的设计，优化其功耗，对于降低整个ADC的功耗具有决定性的作用。

现有的技术文献A14-b100-MS/s Pipelined ADC With a Merged SHA and First MDAC,IEEE JOURNAL OF SOLID-STATE CIRCUITS,VOL.43,NO.12,DECEMBER2008；Byung-Geun Lee,Byung-Moo Min,Gabriele Manganaro,and Jonathan W.Valvano。提出了一种流水线ADC的前端电路，运用了运放共享技术以及反馈电容共享技术，大幅度地降低了功耗。

这种电路如图1所示，对应的控制时序如图2所示。流水线ADC前端70主要由跨导运放、开关、电容和2.5-bit ADC构成，实现流水线ADC中的输入采样保持放大器(SHA)和第一转换级(STAGE1)。每个A/D转换周期的过程如下：第一步，对应于时钟f1，电容72、开关75和开关77，在时钟f1和k1的控制下，实现SHA对模拟输入Vi的底板采样；第二步，对应于时钟f2，运放71、电容73和电容74，在时钟f2和f23的控制下，通过开关79、80、81进行复位，以清除电容的电荷记忆效应；第三步，对应于时钟相f3，电容72、73、74、开关76、78、81，在时钟f3、k3、f23的控制下，与运放71构成一个电荷转移放大器，将电容72上的电荷转移到反馈电容73和74上，在电荷转移完成后，运放71输出一个与输入采样值相等的电压，实现了SHA的保持输出，在第三步的结束时刻，即时钟k3的下降沿，开关78断开，SHA的输出Vo被保持在电容73和74上，同时ADC83被时钟k3的下降沿触发来完成A/D转换，这即对应于STAGE1对SHA输出的采样和A/D转换；第四步，对应于时钟f1，电容73和74、开关82，在时钟f1和ADC83输出的控制下，与运放71构成一个电荷转移放大器，将电容73和74上的电荷转移到反馈电容74上，其中，对应于第一级输出的电荷转移，实现了信号放大，而对应于ADC83转换结果（它通过与门84控制开关82来决定电容73的底板接+Vref或-Vref）的电荷转移，实现了D/A转换，总之，第四步完成了STAGE1放大相对信号放大、D/A转换、以及两者相减的任务。如上所述，图1所示的电路设计实现了：1）运放共享，即运放在SHA、STAGE1之间共享；2）反馈电容共享，即SHA的反馈电容为STAGE1所共享。运放共享减少了运放数目，而电容共享降低了运放负载，即降低了运放本身的功耗，因此，整个A/D转换前端的功耗降低了。整个A/D转换周期包括四步，不过，由于本次转换的第四步与下次转换的第一步在时钟f1同时进行，故完成单个A/D转换的实际使用的时间是三相时钟。

上述设计的整体结构为SHA+STAGE1。但是由于SHA处在整个流水线A/D转换的最前端，其噪声、精度要求很高，其存在会带来消耗功耗过大（SHA的功耗通常占整个ADC功耗的20%-30%以上）、噪声增加、运放设计难度大等问题。

发明内容

本发明提供一种流水线结构模数转换器的前端电路及其时序控制方法，以达到省略采样保持放大器（SHA），改善功耗和噪声指标，并降低转换延迟的效果。为达到上述目的，本发明采用如下技术方案：