[发明专利]SRAM以及用于操作SRAM单元的方法

权利要求书

1.一种静态随机存储器电路，包括：

静态随机存储器(SRAM)阵列；

静态随机存储器单元，位于所述静态随机存储器阵列中，所述静态随机存储器单元包括：

p阱区；

第一n阱区和第二n阱区，位于所述p阱区的相对侧；和

第一传输门鳍式场效应晶体管和第二传输门鳍式场效应晶体管，所述第一传输门鳍式场效应晶体管和所述第二传输门鳍式场效应晶体管是p型鳍式场效应晶体管；

CVss线，位于所述p阱区上方，所述CVss线平行于所述p阱区和所述第一n阱区之间的界面；

位线和位线条，位于所述CVss线的相对侧；

CVdd线，横跨所述静态随机存储器单元；以及

CVss控制电路，连接至所述CVss线，所述CVss控制电路被配置为将第一CVss电压和第二CVss电压提供给所述CVss线，所述第一CVss电压和所述第二CVss电压互不相同，

其中，所述p阱区配置为在将所述第一CVss电压和所述第二CVss电压分别提供给所述CVss线时的不同操作期间，所述p阱区的电压分别不同于所述第一CVss电压和所述第二CVss电压。

2.根据权利要求1所述的静态随机存储器电路，其中，所述CVss线和所述p阱区相互电去耦，并且被配置为具有不同的电压。

3.根据权利要求1所述的静态随机存储器电路，其中，所述静态随机存储器单元进一步包括：

第一上拉鳍式场效应晶体管(FinFET)和第二上拉鳍式场效应晶体管，分别位于所述第一n阱区和所述第二n阱区中；以及

第一下拉鳍式场效应晶体管和第二下拉鳍式场效应晶体管，位于所述p阱区中。

4.根据权利要求1所述的静态随机存储器电路，进一步包括：

多条CVss线，每一条均连接至所述静态随机存储器阵列中的一列；以及

多个CVss控制电路，每一个均耦合至所述多条CVss线中的一条，所述多个CVss控制电路的每一个均被配置为向所述多条CVss线中的对应一条提供至少两个不同的电压。

5.根据权利要求1所述的静态随机存储器电路，进一步包括连接至所述CVdd线的CVdd控制电路，所述CVdd控制电路被配置为将第一CVdd电压和第二CVdd电压提供给所述CVdd线，所述第一CVdd电压和所述第二CVdd电压互不相同。

6.根据权利要求5所述的静态随机存储器电路，其中，所述静态随机存储器阵列的所有列共用所述CVdd控制电路。

7.根据权利要求1所述的静态随机存储器电路，进一步包括连接至所述位线和所述位线条的位线电压控制电路，所述位线电压控制电路被配置为提供与电源电压Vdd和Vss不同的位线电压。

8.一种静态随机存储器电路，包括：

静态随机存储器(SRAM)阵列，包括多行和多列静态随机存储器单元，每个静态随机存储器单元均包括：

p阱区；

第一n阱区和第二n阱区，位于所述p阱区的相对侧；和

第一传输门鳍式场效应晶体管和第二传输门鳍式场效应晶体管，所述第一传输门鳍式场效应晶体管和所述第二传输门鳍式场效应晶体管是p型鳍式场效应晶体管；

CVss线，位于所述p阱区上方；

位线和位线条，位于所述CVss线的相对侧；

CVdd线，横跨所述静态随机存储器单元；以及

CVdd控制电路，连接至所述CVdd线，所述CVdd控制电路被配置为将第一CVdd电压和第二CVdd电压提供给所述CVdd线，所述第一CVdd电压和所述第二CVdd电压互不相同，

其中，所述静态随机存储器阵列配置为在Vss电压下进行第一操作并且在修正的Vss电压下进行第二操作，所述Vss电压和所述修正的Vss电压互不相同，其中，所述p阱区配置为在所述第一操作和所述第二操作期间，所述p阱区的电压分别不同于所述Vss电压和所述修正的Vss电压。

9.根据权利要求8所述的静态随机存储器电路，进一步包括耦合至所述CVdd控制电路的使能控制电路，所述使能控制电路被配置为响应于所述静态随机存储器阵列的不同操作模式而生成不同的使能控制信号。