[发明专利]一种基于可逆逻辑的16位超前进位加法器

说明书

技术领域

本发明涉及微电子技术领域，尤其涉及数字电路超前进位加法器设计。

背景技术

随着现今集成电路设计与工艺的发展，电子工程师将越来越多的高频率逻辑元器件放入了越来越小的集成电路中。而同时，逻辑元器件的功耗与发热问题已经引起了越来越多人的注意，因为这些问题不仅仅会导致资源的浪费，而且过热的温度也会使逻辑元器件发生损坏。根据兰道尔原则（Landauer's principle）：任何信息逻辑上不可逆操作，每擦除1位的信息，必然会产生ln2x kT的热量，k代表玻耳兹曼常数，T代表温度。而逻辑元器件中所产生的所有不必要的热量会导致能量的损失，同时过高的温度也会使电子元器件工作变得不稳定。所以，根据兰道尔原则如果在所需的电路中所有的逻辑元器件都使用可逆逻辑门，或者说在设计电路时所有的电路模块都是基于可逆逻辑思想设计的，那么所设计的电路中的能量损耗将降到最低水准，或者可以完全避免。

传统的超前进位加法器的设计初衷是可以高速执行加法运算，但是其代价是增大了传统的逐位进位加法器的电路面积。公开号CN97198461的中国专利申请公开了一种可以应用于数字电路领域的加法器电路，用于计算表示所述第一二进制数与所述第二二进制数的对应位块及对所述块的输入进位值之和的进位生成控制信号，所述进位生成控制信号包括各可具有值P或Q之一的两个信号V与W，进位生成控制信号按照下述关系从所述和中编码进位结果：V=W=P表示进位消除，从而所述进位结果为与所述输入进位值无关的零；V≠W表示进位传播，从而所述进位结果等于所述输入进位值；以及V=W=Q表示进位生成，从而所述进位结果为与所述输入进位值无关的1。但是，该电路没有考虑电路延时高的问题。现代电子美国公司在公开号为CN1128071的中国专利中提出了一种实现超前进位加法器的方法。但是，这种超前进位加法器功耗较高，没有使用可逆逻辑原则，也没有在电路中使用可逆逻辑门来使功耗降低。

发明内容

本发明所要解决的技术问题是，针对现有技术数字电路中器件功耗高的缺陷，使用可逆逻辑门设计一种16位超前进位加法器，能大幅度减小器件的功耗，并降低延时。

本发明解决上述技术问题的技术方案是：基于可逻辑门设计一种16位超前进位加法器，该16位超前进位加法器由四级4位可逆超前进位加法器级联构成，其量子代价为552，每一级4位可逆超前进位加法器分别计算本级的4位本位运算结果以及相对应的进位输出C4、C8、C12、C16，将第一进位输出C4、第二进位输出C8、第三进位输出C12分别输入下一级4位可逆超前进位加法器相应的进位输入端作为其进位输入，第四进位输出进位输出C16作为16位可逆超前进位加法器的进位输出，四个4位可逆超前进位加法器的计算同步。

其中，4位可逆超前进位加法器由1个基于可逆逻辑的进位准备运算模块（‘PG’运算模块），1个基于可逆逻辑的进位运算模块和一个基于可逆逻辑的本位运算模块构成，量子代价为138。‘PG’运算模块由四个相同的二级模块并行级联组成，每个二级模块由一个托福利可逆门和一个斯诺特可逆门串行级联组成，当待加数据A0-A3，BO-B3输入‘PG’运算模块后，该模块输出运算准备数据P0-P3与G0-G3，并且将这两组数据输入进位选择模块。当运算准备数据P0-P3，G0-G3与本级进位输入C0输入进位运算模块后，该模块输出进位数据C0-C4与运算准备数据P0-P3。其中C0-C3与P0-P3输入本位运算模块，C4作为本级进位输出，输入下一级可逆4位超前进位加法器。本位运算模块由4个斯诺特可逆门并行级联组成，当C0-C3与P0-P3输入本位运算模块后，该模块输出本位运算结果S0-S3。

本发明电路设计过程中均遵从可逆逻辑设计原则，在逻辑计算的过程中没有信息的擦除。与传统的超前进位加法器相比，本发明能将超前进位加法器的能量损耗降低到最低的水平，甚至完全消除。

附图说明

图1为16位可逆超前进位加法器原理结构图；

图2为4位可逆超前进位加法器内部接线图；

图3为进位运算模块可逆逻辑设计逻辑简图；

图4为‘PG’运算模块可逆逻辑设计逻辑简图；

图5为本位运算模块可逆逻辑设计逻辑简图。

具体实施方式