[发明专利]一种TSV背面露头工艺

说明书

技术领域

本发明涉及微电子技术领域一种制造或处理半导体或固体器件或其部件的方法，尤其涉及一种利用金属3D互连在微电子器件中的分离元件间传输电流的TSV露头工艺。

背景技术

随着微电子技术的不断进步，集成电路的特征尺寸不断缩小，互连密度不断提高。同时用户对高性能低耗电的要求不断提高。在这种情况下，靠进一步缩小互连线的线宽来提高性能的方式受到材料物理特性和设备工艺的限制，二维互连线的电阻电容（RC）延迟逐渐成为限制半导体芯片性能提高的瓶颈。硅穿孔（Through Silicon Via，简称TSV）工艺通过在晶圆中形成金属立柱，并配以金属凸点，可以实现晶圆(芯片)之间或芯片与基板间直接的三维互连，这样可以弥补传统半导体芯片二维布线的局限性。这种互连方式与传统的堆叠技术如键合技术相比具有三维方向堆叠密度大、封装后外形尺寸小等优点，从而大大提高芯片的速度并降低功耗。因此，TSV技术已经被广泛认为是继键合、载带焊和倒装芯片之后的第四代封装技术，将逐渐成为高密度封装领域的主流技术。

TSV是通过在芯片和芯片、晶圆和晶圆之间通过刻蚀、激光钻孔等方式制作垂直导通孔，然后在导通孔内通过电镀等方式沉积导电物质而实现互连的技术。由于TSV的深度通常比所在的芯片和晶圆的厚度小，要实现互连的目的，必须经过一个露头的工艺。目前通行的技术方法为：先通过研磨、CMP等方式对晶圆的背面减薄，直至露出TSV，之后在背面沉积介质层如SiO2，Si₃N₄等，沉积方法可以是热氧化法、PECVD，LPCVD等。再利用化学或物理方法如plasma或CMP去掉一定厚度的介质层，然后进行后续的互连工艺如再分布层(RDL)等。

然而上述工艺存在如下的一些缺陷：

1）现有技术中直接通过研磨将晶圆背面减薄至TSV导电柱，在研磨过程中会将导电性物质引入到晶圆的表面中去，该导电性物质可能来源于研磨料中含有的金属物质或TSV孔内的导体，如铜离子，这将极大地降低晶圆衬底中的少数载流子寿命。

2）传统TSV的露头方法很容易使TSV导电柱的头部受到机械性损伤，如划痕、裂口等，严重影响IC的性能、可靠性以及良品率。即使在通过电镀方式制作TSV的导电柱之前，先沉积一层介质层或阻挡层，该问题依旧存在。

3）在背面减薄之后还需沉积介质层，以及后续的在TSV头部沉积介质层后进行开窗刻蚀去掉介质层的过程,采用的刻蚀方法会对TSV孔内铜产生腐蚀和氧化，需要额外工艺去除氧化铜，具有效率低、成本高的缺点。

4）最重要的是目前已经公开的工艺只适合TTV（total thickness variation，表面高度差）很小的TSV。而现实中IC产品的TTV可能非常大，且不同厂家的水平不一样。这样就要求TSV的露头高度相对大一些，以保证所有的TSV都能有良好电接触,而传统的TSV露头方法还无法满足上述要求。

因此有必要对现有的TSV背面露头工艺做改进，以克服上述缺陷。

发明内容

有鉴于此，本发明的目的在于提供一种新的TSV背面露头工艺，该工艺不仅可以避免TTV对TSV露头部分的影响，保证所有的TSV均具有满足要求高度的露头部分，而且在TSV露头之后，减少对TSV露头部分的破坏，提高产品品质。同时，该工艺可以运用较少的步骤，实现TSV露头结构的制作，为整个TSV工艺提高效率。

根据本发明的一个目的提出的一种TSV背面露头工艺，包括衬底减薄工艺和介质保护层的制作及刻蚀工艺，所述衬底减薄工艺包括步骤：

提供一具有TSV结构的半导体衬底，所述TSV结构包括位于TSV侧壁上的介质层、阻挡层和被该介质层、阻挡层包裹的导电柱；

对所述半导体衬底的背面进行一研磨工艺，研磨后的半导体衬底背面与TSV底部之间留有一间隔；

对研磨后的半导体衬底背面实施第一次刻蚀，该刻蚀采用的刻蚀液对半导体衬底的刻蚀速率大于对TSV侧壁上介质层的刻蚀速率，使半导体衬底被刻蚀至所需厚度。

根据本发明另一目的，其中介质保护层的制作及刻蚀工艺包括步骤：

在半导体衬底背面涂覆一层感光性材料；

利用曝光显影技术对上述感光性材料进行局部光刻处理，露出TSV导电柱的头部；或者不曝光显影直接使用显影液去除一定深度的聚合物显露TSV导电柱的头部。

优选的，所述感光性材料包括聚酰亚胺、苯并环丁烯或聚苯酯中的一种。