[发明专利]基于动态可重构的自恢复容错AES装置及其加密方法

说明书

技术领域

本发明属于信息安全技术领域，具体涉及一个基于动态可重构的自恢复容错AES装置及其加密方法。

背景技术

为了提高芯片的可靠性和安全性，通常采用容错技术来设计整个系统。通过对资源的冗余利用，在结构发生故障时，绕过故障区域，完成系统功能，以牺牲一部分冗余资源为代价，换取可靠性的提高。动态重构阵列网络作为新型手段，在芯片坏点屏蔽，多核处理器动态交互，多核芯片错误容忍提高芯片成品率等方面，都展现了其特有的功效。灵活的重构系统，数据的连线交互，都对系统可靠性有了更大的提高。

针对AES(Advanced Encryption Standard，高级加密标准)加密系统的结构特点，采用动态重构的思想，将运算功能细分到单独的可重构运算单元中，加入相同的单元做冗余部分，使用连接开关将其连接成为二维TORUS网络，构成可重构的系统结构。该系统使用一定的冗余资源实现了AES的自修复功能，在其受到太空影响导致一部分芯片资源失效时，通过动态重构完成系统功能的恢复，保证数据加密功能的实现。动态重构AES加密系统在设计上更加复杂，需要适当的自我检测和系统重构算法，针对性的屏蔽掉了损坏的单元，来实现自修复，在系统上增强了冗余的灵活性，跟传统的三模冗余结构相比，具有更高的可靠性和安全性。

重构阵列通常用在超大规模集成电路VLSI以及WSI的硬件电路冗余设计上，由于大规模集成电路集成度的提高，导致芯片复杂度增加，面积增加，进而影响到缺陷数量增加，影响了成品率。在设计VLSI和WSI级别的电路时，为了提高可靠性和芯片成品率，使用容错技术，以使电路具备容错的能力。国外早期的数字系统容错著作里面包含了可重构的基本概念和很多经典设计。

在国内，廖国宁和童勤义最早在90年之前，陆续发表了多篇文章介绍了VLSI的容错技术，包括：整片集成中的容错技术及结构设计、阵列结构矩阵乘法器的容错模块方法、实时信号处理用VLSI的容错设计、VLSI二维阵列的容错设计和容错VLSI的可靠性分析模型及其应用等论文。1999年赵天绪、郝跃等人在VLSI容错结构设计及其可靠性模型研究一文中，对树形冗余结构进行了总结。最新的研究是基于仿生学阵列的容错技术设计。

在1990年，天津大学计算机系王镭公开了《容错多处理器网络系统结构》，提出应该在分布式/多处理器系统方面对可靠性、容错多处理器网络的研究引起关注，实现在提高晶片合格率的同时，提高系统的灵活性。

现有的AES可重构设计，主要是结构上的功能添加，比如可以支持多种长度，可以支持AES和SMS4密码算法切换，加密解密部分电路复用，实现资源的节约。

发明内容

本发明针对AES加密系统的结构特点，为了克服传统的三模冗余结构灵活性差，可靠性与安全性低的不足，采用动态重构的思想，提出一种基于动态可重构的自恢复容错AES装置及其加密方法。

本发明提供了一种基于动态可重构的自恢复容错AES装置，包括：时钟模块、控制模块、可重构阵列模块、密钥扩展模块以及输入输出接口模块。

时钟模块接收外部输入的时钟，输出AES装置工作需要的时钟信号给控制模块，驱动电路工作。输入输出接口模块将需要加密的数据输入可重构阵列模块，将作为密钥的数据输入密钥扩展模块。密钥扩展模块对接收到的数据进行密钥扩展处理，并将处理生成的数据传输到可重构阵列模块。控制模块生成自测试数据，接收判断错误信号，执行AES加密运算处理的控制流程，发送对可重构阵列模块、密钥扩展模块和输入输出接口模块工作的控制信号，并接收可重构阵列模块、密钥扩展模块和输入输出接口模块的工作反馈信号。可重构阵列模块对从输入输出接口模块输入进来的数据结合密钥扩展模块输入的密钥进行AES加密运算处理，并将生成的密文数据通过输入输出接口模块输出。

可重构阵列模块包括M行×N列的可重构处理单元和M行×N列的互连开关，M行×N列的互连开关为2D-TORUS网络结构，每行的可重构处理单元与相邻的互连开关相连，在相邻行的可重构处理单元之间由互连开关直接相连。

本发明基于所述的自恢复容错AES装置，提供了一种AES加密方法，具体步骤如下：

步骤1：在第一轮运算处理中，各可重构处理单元的第一选择器选择明文数据输入给第一异或运算单元；

步骤2：进行轮运算，每轮中顺序进行求异或、字节变换、行变换和列混合；具体是：

步骤2.1：可重构处理单元将输入的扩展密钥和从第一选择器选择的数据在第一异或运算单元进行异或运算，在第二轮运算开始，第一选择器选择列混合运算单元输出的数据；