[发明专利]半导体器件及其形成方法

说明书

技术领域

本发明涉及半导体器件及其形成方法。

背景技术

半导体集成电路(IC)产业经历了快速发展。在IC发展过程中，功能密度(即，每芯片面积上互连器件的数量)通常增加了而几何尺寸(即，使用制造工艺可以做出的最小的元件(或线))降低了。通常这种按比例缩小工艺通过提高生产效率和降低相关成本而带来益处。这种按比例缩小的工艺也增大了加工和制造IC的复杂性，并且为了实现这些进步，在IC制造方面也需要类似的发展。

例如，随着将半导体器件(诸如金属氧化物半导体场效应晶体管(MOSFET))按比例缩小至各个技术节点，已经实现了将应变的源极/漏极部件(例如，应激源区)用于增加载流子迁移率以及提高器件性能。虽然用于形成IC器件的应激源区的现有方法大体上足以实现它们的预期用途，但在各方面仍不是完全令人满意的。

发明内容

为了解决现有技术中存在的问题，根据本发明的一方面，提供了一种半导体器件，包括：第一NMOS器件，具有第一阈值电压，所述第一NMOS器件包括：第一栅极结构，位于半导体衬底上方；第一源极/漏极(S/D)区域，位于所述半导体衬底中并且邻近于所述第一栅极结构的相对边缘，其中，所述第一S/D区域不包含位错；以及第二NMOS器件，具有第二阈值电压，所述第二NMOS器件包括：第二栅极结构，位于所述半导体衬底上方；第二S/D区域，位于所述半导体衬底中并且邻近于所述第二栅极结构的相对边缘；和位错，位于所述第二S/D区域中。

所述的器件还包括：位于所述半导体衬底上方的PMOS栅极结构；位于所述半导体衬底中并且邻近于所述PMOS栅极结构的相对边缘的第三S/D区域；以及位于所述第三S/D区域中的外延生长的部件。在一个实施例中，所述外延生长的部件是外延SiGe。在另一个实施例中，所述第三S/D区域不包含位错。

在所述的器件中，所述位错的深度在约10纳米至约150纳米的范围内。

在所述的器件中，所述第一阈值电压大于所述第二阈值电压。

在所述的器件中，所述第一NMOS器件包括标准阈值电压晶体管(SVT)和/或高阈值电压晶体管(HVT)。

在所述的器件中，所述第二NMOS器件包括低阈值电压晶体管(LVT)和/或超低阈值电压晶体管(uLVT)。

在所述的器件中，所述第二S/D区域包含的种类为Si、Ge、Ar、Xe、C、BF₂、As、In或他们的组合。

在所述的器件中，所述第一NMOS器件的漏电流小于所述第二NMOS器件的漏电流。

在所述的器件中，所述第一NMOS器件的运行速度小于所述第二NMOS器件的运行速度。

根据本发明的另一方面，提供了一种半导体器件，包括：第一NMOS器件，所述第一NMOS器件包括：第一栅极结构，位于半导体衬底上方；和第一源极/漏极(S/D)区域，位于所述半导体衬底中并且邻近于所述第一栅极结构的相对边缘，其中，所述第一S/D区域不包含位错；第二NMOS器件，所述第二NMOS器件包括：第二栅极结构，位于所述半导体衬底上方；第二S/D区域，位于所述半导体衬底中并且邻近于所述第二栅极结构的相对边缘；和位错，位于所述第二S/D区域中，其中，所述第一NMOS器件的阈值电压大于所述第二NMOS器件的阈值电压；以及PMOS器件，所述PMOS器件包括：第三栅极结构，位于所述半导体衬底上方；和第三源极/漏极(S/D)区域，位于所述半导体衬底中并且邻近于所述第三栅极结构的相对边缘，其中，所述第三S/D区域不包含位错。

在所述的器件中，所述第三S/D区域包括外延生长的部件。

在所述的器件中，所述第二S/D区域包含的种类为硅(Si)或锗(Ge)。

在所述的器件中，所述位错是沿着<111>方向形成的。

根据本发明的又一方面，提供了一种制造半导体器件的方法，包括：在衬底上方形成第一NMOS栅极结构和第二NMOS栅极结构；在所述第一NMOS栅极结构上方形成保护件；在邻近于所述第二NMOS栅极结构的衬底中形成非晶化区域；在所述第一NMOS栅极结构和所述第二NMOS栅极结构上方沉积应力膜；实施退火工艺以在邻近于所述第二NMOS栅极结构的衬底中形成位错；以及去除所述应力膜。

在所述的方法中，所述应力膜是氮化硅、氧化硅、氮氧化硅或他们的组合。