[发明专利]一种存储控制器故障检测方法

说明书

技术领域

本发明属于计算机存储技术领域，具体涉及双控环境下存储控制器故障的检测方法。

背景技术

存储系统作为网络后台的核心设备，为各类信息应用提供网络存储、高可用数据库集群、高性能计算、数据备份、复制、容灾、迁移等各类服务,实现数据高可用是存储系统最根本的要求。监控系统的存储设备同样需要具备上述大部分要求。当前流行的网络存储设备均采用双控的结构。图1是一个双存储控制器的基本框架图。1个存储控制单元（SCU，storage control unit）中包含两个存储控制器：SC0和SC1。每个存储控制器上都有管理口、业务口、串口、USB口、SAS扩展口。当其中一个存储控制器发生故障，如业务接口Down、内部关键服务不可用，控制器故障或掉电，后端存储故障等时，另一个存储控制器会将对方下电，然后接替其承载的所有业务，保证业务不中断。

一个存储控制器在接手对方存储控制器工作前，首先要判断对方存储控制器是否出现故障。现有技术中，一种故障检测的方法为：通过SCU内部的网口、串口进行心跳信号的发送和接收来判断存储控制器是否正常工作。参图1，通过软件的方式，SC0周期性的通过内部的网口（未图示）发送心跳信号给SC1，SC1在预设的时间内检测是否收到SC0发送的信号，如果收到，就认为SC0正常工作，否则判断SC0出现了异常。SC0用同样的方法判断SC1是否出现异常。但是该方法存在一个问题：如果出现存储控制器屏蔽了CPU的全部中断，但是网口却依赖该中断来传输数据，这样就会导致心跳信号无法被发送或者接收，从而对存储控制器的故障与否出现误判。

发明内容

有鉴于此，本发明提供1、一种检测存储控制器故障的方法，该方法应用于双存储控制单元，该双存储控制单元包括：第一存储控制器和第二存储控制器，其中该第一存储控制器包括第一CPU以及第一逻辑器件，该第二存储控制器包括第二CPU以及第二逻辑器件，其中该方法包括：

第一CPU周期性的发送心跳指令，该周期性的心跳指令使得第一逻辑器件内部的心跳寄存器交替写入0和1；将该第一逻辑器件内部心跳寄存器中的数据通过背板同步给第二逻辑器件；第二逻辑器件将第一逻辑器件同步过来的数据更新到自身内部的心跳寄存器中；第二逻辑器件内部的计数器在第二逻辑器件内部心跳寄存器数据变化时执行累加操作；第二CPU定时读取所述计数器的值，如果读取的计数器的值有变化，判定第一存储控制器存活，如果读取的计数器的值无变化，则判定第一存储控制器故障。

本发明还提供另一种检测存储控制器故障的方法，该方法应用于双存储控制单元，该双存储控制单元包括：第一存储控制器和第二存储控制器，其中该第一存储控制器包括第一CPU以及第一逻辑器件，该第二存储控制器包括第二CPU以及第二逻辑器件，其中该方法包括：

第一CPU周期性的发送心跳指令，第一逻辑器件根据所述指令修改内部心跳寄存器的数据，并将修改后的数据通过背板同步给所述第二逻辑器件；第二逻辑器件将第一逻辑器件同步过来的数据更新到内部的心跳寄存器中；第二CPU定时读取第二逻辑器件内部心跳寄存器的数据，如果读取的数据有变化，判定第一存储控制器存活，如果读取的数据无变化，则判定第一存储控制器故障。

相对于现有技术而言，本发明在检测判断上拥有更高的可靠性，可以很大程度地避免现有技术的误判。

附图说明

图1是一种双存储控制器的基本框架图。

图2是实施例一流程图。

图3是实施例二流程图。

图4是一种硬件结构示意图。

具体实施方式

以下结合具体实施方法来阐述本发明。

图2是本发明实施例一流程图。该第一实施例提供的检测存储控制器故障的方法应用于双存储控制单元，该双存储控制单元包括：第一存储控制器和第二存储控制器，其中该第一存储控制器包括第一CPU以及第一逻辑器件，该第二存储控制器包括第二CPU以及第二逻辑器件。具体步骤如下：

S21、第一CPU周期性的发送心跳指令，该周期性的心跳指令使得第一逻辑器件内部心跳寄存器交替写入0和1。