[发明专利]休眠模式电路和使电路进入休眠模式的方法

权利要求书

1.一种电路，其特征在于，包括第一电路，其被配置成与包括模拟电路和数字电路的第二电路通信连接，所述第一电路包括：

锁定单元，其被配置成接收锁定使能信号，并响应该锁定使能信号来接收并锁定所述数字电路的配置信号；

休眠单元，其被配置成接收指示切换进入休眠模式的休眠触发信号；并响应该休眠触发信号，产生关断信号来切断所述数字电路，而模拟电路继续正常工作。

2.根据权利要求1所述的电路，其特征在于，所述第一电路还包括：

唤醒单元，其被配置成接收唤醒信号并响应该唤醒信号来复位锁定单元和休眠单元，以对数字电路的锁定配置信号解除锁定并提供电源给该数字电路。

3.根据权利要求1所述的电路，其特征在于，所述锁定单元还包括第一或门和第一D型触发器，其中

所述第一或门的第一输入端被配置成接收所述锁定使能信号，该第一或门的第二输入端与所述第一D型触发器的Q端连接；该第一或门的输出端与所述第一D型触发器的时钟端连接，该第一D型触发器的D端与电源（Vdd）连接，该第一D型触发器的Q端包括锁存信号。

4.根据权利要求3所述的电路，其特征在于，所述锁定单元还包含第二或门、第一延时单元和D型锁存器，其中

所述第一延时单元被配置成延迟所述锁存信号，所述第二或门的第一输入端与所述第一延时单元的输出端连接，该第二或门的第二输入端与所述数字电路的配置信号连接，该第二或门的输出端与所述D型锁存器的D端连接，所述锁存信号与所述D型锁存器的时钟/使能端连接，该D型锁存器的Q端被配置成将所述数字电路的锁定配置信号输出到所述数字电路。

5.根据权利要求3所述的电路，其特征在于，所述锁定单元还包括第一反相器、第一NMOS和第二NMOS，其中

所述第一反相器的输入端被配置成接收锁定使能信号，该第一反相器的输出端与所述第一NMOS和所述第二NMOS的共栅极连接，该第一NMOS的漏极与所述第一或门的第一输入端连接，所述第一NMOS的源极、所述第二NMOS的源极和漏极都连接到地。

6.根据权利要求1所述的电路，其特征在于，所述休眠单元还包括第三或门和第二D型触发器，其中

所述第三或门的第一输入端被配置成接收所述休眠触发信号，该第三或门的第二输入端与所述第二D型触发器的Q端连接；该第三或门的输出端与所述第二D型触发器的时钟端连接，所述第二D型触发器的D端与电源（Vdd）连接，并且该第二D型触发器的Q端包括所述关断信号。

7.根据权利要求6所述的电路，其特征在于，所述休眠单元还包括第二反相器、第三NMOS和第四NMOS，其中

所述第二反相器的输入端被配置成接收所述休眠触发信号，该第二反相器的输出端与所述第三NMOS和所述第四NMOS的共栅极连接，该第三NMOS的漏极与所述第三或门的第一输入端连接，所述第三NMOS的源极、所述第四NMOS的源极和漏极都连接到地。

8.根据权利要求2所述的电路，其特征在于，所述唤醒单元还包括第一与门、第三反相器、第四反相器、第三D型触发器，第四或门和第二延时单元，所述第三反相器的输入端被配置成接收所述唤醒信号，该第三反相器的输出端与所述第三D型触发器的时钟端连接，该第三D型触发器的D端与电源（Vdd）连接，该第三D型触发器的Q端与所述第四反相器的输入端连接，该第四反相器的输出端与所述第四或门的第一输入端连接，该第四或门的第二输入端被配置成接收所述唤醒信号。该第四或门的输出端与所述第二延时单元的输入端连接，该第二延时单元的输出端与所述第一与门的第一输入端连接，该第一与门的第二输入端被配置成接收上电复位信号，并且该第一与门的输出端与所述第三D型触发器的复位端连接，其中所述第四或门的输出包括唤醒复位信号。

9.根据权利要求8所述的电路，其特征在于，所述唤醒单元还包括：

第二与门，其被配置成通过所述第二与门的第一输入端来接收所述唤醒信号，并通过该第二与门的第二输入端来接收唤醒使能信号，并且该第二与门的输出端与所述第三反相器的输入端连接。