[发明专利]具有多级互连的半导体器件及其形成方法

说明书

技术领域

本发明涉及半导体领域，更具体地，本发明涉及一种具有多级互连的半导体器件及其形成方法。

背景技术

半导体集成电路（IC）工业经历了迅速的发展。在IC的发展过程中，通常增大了功能密度（即，每个芯片区域的互连器件数量），而减小了几何尺寸（即，使用制造工艺可以产生的最小部件）。这种按比例缩小的工艺的优点在于提高了生产效率并且降低了相关费用。这种按比例缩小也增加了IC的加工和制造的复杂性，并且为了实现这些发展，IC的加工和制造也需要类似的发展。

例如，当半导体工业发展到追求更高器件密度、更高性能以及更低费用的纳米技术工艺节点时，在制造和设计两者方面的挑战导致出现在单个衬底上制造不同类型的集成电路器件的发展。然而，随着按比例减小的继续，在单个衬底上形成用于不同类型集成电路器件的互连被证实是困难的。因此，尽管现有的集成器件和集成电路器件的制造方法已经大体上满足其预期的目的，但并不是在所有方面均完全令人满意的。

发明内容

为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种半导体器件，包括：衬底，包括将源极和漏极（S/D）部件分隔开的栅极结构；第一介电层，形成在所述衬底上方，所述第一介电层包括与所述S/D部件电接触的第一互连结构；中间层，形成在所述第一介电层上方，所述中间层的底面与所述第一互连结构的顶面基本上共面；以及第二介电层，形成在所述中间层上方，所述第二介电层包括与所述第一互连结构电接触的第二互连结构和与所述栅极结构电接触的第三互连结构。

在所述半导体器件中，进一步包括：设置在所述S/D部件上的硅化物层，所述硅化物层介于所述S/D部件和所述第一互连结构之间。

在所述半导体器件中，进一步包括：设置在所述硅化物层上的阻挡层，所述阻挡层介于所述硅化物层和所述第一互连结构之间。

在所述半导体器件中，所述中间层包括硬掩模。

在所述半导体器件中，所述第一互连结构、所述第二互连结构和所述第三互连结构包括选自于由铝（Al）、钨（W）和铜（Cu）所构成的组中的材料。

在所述半导体器件中，所述中间层的高度在大约30埃至大约300埃的范围内。

在所述半导体器件中，所述栅极结构包括栅极电介质和栅电极，所述栅电极与所述第三互连结构电接触。

根据本发明的另一方面，提供了一种半导体器件，包括：衬底，包括横跨沟道区域且将源极和漏极（S/D）部件分隔开的栅极结构，所述栅极结构包括栅电极，所述栅电极的顶面在第一平面中；第一介电层，形成在所述S/D部件上方；第一互连结构，延伸穿过所述第一介电层并且延伸穿过形成在所述第一介电层上方的中间层，所述第一互连结构与所述S/D部件电接触，所述第一互连结构的顶面在第二平面中，所述第二平面不同于所述栅极结构的顶面所在的所述第一平面；第二介电层，形成在所述中间层上方；第二互连结构，延伸穿过所述第二介电层，所述第二互连结构与所述第一互连结构电接触；以及第三互连结构，延伸穿过所述第二介电层且延伸穿过所述中间层，所述第三互连结构与所述栅极结构电接触。

在所述半导体结构中，进一步包括：设置在所述S/D部件上的硅化物层，所述硅化物层介于所述S/D部件和所述第一互连结构之间。

在所述半导体结构中，进一步包括：设置在硅化物层上的阻挡层，所述阻挡层介于所述硅化物层和所述第一互连结构之间。

在所述半导体结构中，所述中间层包括硬掩模。

在所述半导体结构中，所述第一互连结构、所述第二互连结构和所述第三互连结构包括选自于由铝（Al）、钨（W）和铜（Cu）所构成的组中的材料。

根据本发明的又一方面，提供了一种制造方法，包括：提供衬底，所述衬底包括将源极和漏极（S/D）部件分隔开的栅极结构；在所述衬底上方形成第一介电层，所述第一介电层包括与所述S/D部件电接触的第一互连结构；在所述第一介电层上方形成中间层，所述中间层的底面与所述第一互连结构的顶面基本上共面；以及在所述中间层上方形成第二介电层，所述第二介电层包括与所述第一互连结构电接触的第二互连结构和与所述栅极结构电接触的第三互连结构。

在所述方法中，进一步包括：在所述S/D部件上方形成硅化物层，所述硅化物层介于所述S/D部件和所述第一互连结构之间。

在所述方法中，进一步包括：在所述硅化物层上方形成阻挡层，所述阻挡层介于所述硅化物层和所述第一互连结构之间。

在所述方法中，形成所述中间层包括：形成硬掩模。