[发明专利]基于IEEE 1500标准兼容SRAM/ROM的MBIST控制器结构系统

权利要求书

1.基于IEEE 1500标准兼容SRAM/ROM的MBIST控制器结构系统，包括嵌入到系统芯片内部的MBIST控制器，其特征在于：设置March算法状态机和多输入线性反馈移位寄存器MISR的MBIST控制器分别连接着外设的测试系统接口、围绕被测嵌入式SRAM和ROM的基于IEEE 1500标准的测试壳Wrapper和响应分析器，基于IEEE 1500标准的测试壳Wrapper与响应分析器连接，基于IEEE 1500标准的测试壳Wrapper和响应分析器均嵌入到系统芯片内部。

2.根据权利要求1所述的系统，其特征在于：在MBIST控制器中，March算法状态机之后连接指令译码器和控制信号生成器，指令译码器后分别连接数据背景生成器、地址生成器和读写信号生成器，数据背景生成器、地址生成器和读写信号生成器均连接输出数据缓冲器，数据比较器分别连接数据背景生成器和多输入线性反馈移位寄存器MISR。

3.根据权利要求1所述的系统，其特征在于：所述测试壳Wrapper的由与被测嵌入式存储器的端口数目相同数量的WBC前后串接而成的边界寄存器WBR与串行输入/输出接口WSI/WSO、并行输入/输出接口WPI/WPO及SRAM/ROM内核连接，旁路寄存器WBY与边界寄存器WBR并联于串行输入/输出接口WSI/WSO之间，指令寄存器WIR分别连接边界寄存器WBR、旁路寄存器WBY和控制接口WIP；

测试壳Wrapper中的各组成单元符合IEEE 1500标准功能描述。

4.根据权利要求1所述的系统，其特征在于：MBIST控制器产生的对测试壳Wrapper控制的状态模式控制信号有正常模式、测试模式和旁路模式三种测试模式信号。

5.根据权利要求1所述的系统，其特征在于：MBIST控制器设置赋值为被测对象ID号的总线宽度为n位的总线SelectIP[n-1:0]，总线SelectIP[n-1:0]分别与多路选择器M1、多路选择器M2和多路选择器M3连接，多路选择器M1连接测试壳Wrapper的串行输入接口WSI，多路选择器M2连接测试壳Wrapper的指令寄存器WIR，多路选择器M3连接测试壳Wrapper的串行输出接口WSO；

其中，n等于被测嵌入式存储器的数目，即n个SRAM/ROM内核；ID号是包含存储器类别、容量、字位宽和序号的具有唯一性的编号。

6.根据权利要求1所述的系统，其特征在于：外设的测试系统接口为一个Avalon总线接口，接口信号包括：clk，reset_n，chipselect，address，write，writedata，read，readdata和byteenable，以及非Avalon信号的测试完成信号finish、故障指示信号error。