[发明专利]一种支持预均衡的并串转换电路有效
| 申请号： | 201310176253.X | 申请日： | 2013-05-14 |
| 公开（公告）号： | CN103312339A | 公开（公告）日： | 2013-09-18 |
| 发明（设计）人： | 关健 | 申请（专利权）人： | 苏州文芯微电子科技有限公司 |
| 主分类号： | H03M9/00 | 分类号： | H03M9/00 |
| 代理公司： | 苏州广正知识产权代理有限公司 32234 | 代理人： | 刘述生 |
| 地址： | 215021 江苏省苏州市高新*** | 国省代码： | 江苏;32 |
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| 摘要： | |||
| 搜索关键词： | 一种 支持 均衡 转换 电路 | ||
1.一种支持预均衡的并串转换电路，其特征在于，包括第一时钟发生器、第二时钟发生器、第一D触发器、第二D触发器和第一选通器，所述第一时钟发生器的输出端与第一D触发器的时钟信号输入端电性连接，第二时钟发生器的输出端分别与第二D触发器的时钟信号输入端和第一选通器的时钟信号输入端电性连接，所述第一D触发器的输出端和第二D触发器的输出端分别与第一选通器的两个数据信号输入端电性连接，所述第一D触发器的数据信号输入端与第一并行数据输出端连接，所述第二D触发器的数据信号输入端与第二并行数据输出端连接。
2.如权利要求1所述的支持预均衡的并串转换电路，其特征在于，所述并串转换电路进一步包括第三D触发器、第四D触发器、第五D触发器和第二选通器，所述第四D触发器的输出端与第五D触发器的数据信号输入端电性连接，第五D触发器的输出端和第三D触发器输出端分别与第二选通器的两个数据信号输入端电性连接。
3.如权利要求2所述的支持预均衡的并串转换电路，其特征在于，所述第一时钟发生器的输出端分别与第四D触发器、第五D触发器和第二选通器的时钟信号输入端电性连接。
4.如权利要求2所述的支持预均衡的并串转换电路，其特征在于，所述第二时钟发生器的输出端与第三D触发器的时钟信号输入端电性连接。
5.如权利要求2所述的支持预均衡的并串转换电路，其特征在于，所述第一并行数据输出端进一步与第三D触发器的数据信号输入端电性连接，第二并行数据输出端进一步与第四D触发器的数据信号输入端电性连接。
6.如权利要求2所述的支持预均衡的并串转换电路，其特征在于，所述第一时钟发生器和第二时钟发生器输出的时钟信号频率相同，所述第一选通器和第二选通器输出的数据信号频率相同。
7.如权利要求6所述的支持预均衡的并串转换电路，其特征在于，所述第一选通器输出的数据信号频率是第一时钟发生器输出的时钟信号频率的两倍。
8.如权利要求7所述的支持预均衡的并串转换电路，其特征在于，所述第一时钟发生器输出的时钟信号频率为2.5GHz，第一选通器输出的数据信号频率为5GHz。
9.如权利要求1所述的支持预均衡的并串转换电路，其特征在于，所述第一时钟发生器和第二时钟发生器输出的时钟信号相位相差180°。
10.如权利要求2所述的支持预均衡的并串转换电路，其特征在于，所述第一选通器和第二选通器均为二选一选通器。
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